DRAMをどう使うか？　――性能の改善技術とその性能を生かす選択方法

4）高速動作におけるデータ授受手法の変化

　プリント基板上では，信号の伝搬遅延はおよそ6～7ps/mmの値を持ちます．通常のパソコンの基板寸法を想定してチップセットからメモリ・モジュール上のDRAMまでの配線長を150mmとすると，この配線の伝搬遅延時間は約1nsとなります．つまり，チップセットから出たクロックがDRAMに届くまで1nsかかります．そして，到着したクロックを基準としてDRAMがデータを出力し，それがチップセットに届くためにも1ns必要となります．したがって，合わせて2ns程度のオフセットが読み出し時に生じます．SDR SDRAMが133Mbps（クロック周期7.5ns）の読み出し動作を行っている場合，7.5nsのデータ周期に対するオフセットの比率は3割程度になります．これが同じクロック周期で動作するDDR-266（DDR-I SDRAM，266 Mbps動作）になると，データ周期3.75nsの半分以上がオフセットとなります．さらにワイド・バスの各配線長差や並列動作中のDRAMの特性差など，タイミングの不確定要素の影響が，高速化に伴って相対的に大きくなります．

　これを避けるため，データの送り手が基準信号も同時に送信するソース・シンクロナスの手法が採用されました．これがデータ・ストローブと呼ぶ信号の導入です（図11）．このストローブ信号を基準にして，受け手はデータを受信します．この手法はDDR-I，DDR-IIの両SDRAMに採用されています．

〔図11〕データ授受方式の変化
SDR世代までは読み出し時の基準クロックの伝搬方向とデータの伝搬方向が逆であったが，DDR世代からはデータの伝搬方向と一致した基準信号（データ・ストローブ）を用いるようになった．データの送り手が基準信号の発信者になる（ソース・シンクロナス）．