電子機器開発者のための半導体パッケージ熱設計入門 ――待ったなし!SOC & SIPの熱対策
● 高密度実装が熱密度を上げてしまった
電子機器の小型化や高速化,処理するデータ量の増大に伴って,配線遅延時間を最小限に抑制できる高密度実装技術が開発されてきました.装置そのものやプリント基板,パッケージ,チップなど,すべての階層において,実装が高密度化されています.
装置レベルの実装では,パソコンの小型化・薄型化やブレード・サーバの市場拡大などによって,単位体積当たりの消費電力が増加の一途をたどっています.プリント基板では両面実装技術に加えて,ビルドアップ基板による微細化が進み,さらには基板の内層に部品を埋め込むエンベデッド技術が実用化されようとしています.パッケージは,QFP(quad flat package)がBGA(ball grid array)になり,さらに端子ピッチを1.27mmから1.0mm,0.8mm,0.65mm,0.5mmへと縮小しながら高密度化が進み,今ではダイ・サイズと同じ大きさのCSP(chip scale package)が実用化されています.
ひと昔前は半導体の集積度が低く,そのパッケージのサイズも大きかったので,プリント基板の片面にしか部品を実装できませんでした.そのため,電子機器が熱的な限界に達するケースは多くありませんでした.しかし現在では,高密度実装によって電子機器を簡単に物理的な限界まで高密度に設計することができます.こうなると,空間的な制約からは解き放たれますが,熱という目に見えない制約に突き当たることになります.
また,チップの微細化によってシステム全体をチップ上に実現するシステムLSI(SOC:system on a chip)の開発が半導体業界全体で盛んに行われています.チップの微細化技術は,2003年にはすでに0.1μmを切るナノテクノロジの領域に突入していました.2004年に90nmの製造プロセスが採用され始め,今後,2007年に65nmプロセス,2010年に45nmプロセスが導入されると予測されています.となると,2004年~2010年の間にチップ当たりのトランジスタの集積度は4倍になります.これは,従来,四つの半導体デバイスに分かれて実装されていた機能が一つのパッケージに搭載されることになります.単純に考えると,熱密度が4倍になってしまいます.