FPGA活用回路＆サンプル記述集(3) ―― ビデオ信号処理回路
tag: 半導体 電子回路 ディジタル・デザイン
技術解説 2009年3月25日
● 入出力信号
・リセット（RESET）：入力
リセットは"L"アクティブの信号です．内部のアドレス・レジスタとデータ・レジスタをクリアします．・書き込みアドレス（WA）：入力
20ビットの書き込みアドレス入力は，下位10ビットが水平アドレス，上位10ビットが垂直アドレスを現しています．1024×1024の解像度を持つバッファ・メモリ・プレーンを想定しています． 今回のライン・バッファは4ライン構成なので，垂直アドレスは2ビットしか使用されません．残りは捨てられていますが，将来ライン数を増やしたいときには順次使えるようになっています．有効な下位2ビットは書き込みを行うメモリ・ブロックの選択信号となります． 下位10ビットのアドレスが，各メモリ・ブロックのアドレスとなります．・書き込みイネーブル（WEN）：入力
書き込みイネーブル信号は"H"アクティブです．この信号がアクティブなときだけメモリへの書き込みが行われます．・書き込みクロック（WCK）：入力
書き込みクロックの信号の立ち上がりで，その時点のアドレスにデータが書き込まれます．実際にメモリへの書き込みが実行されるのは1クロック後になりますが，それは通常，意識する必要はありません．・書き込みデータ（WD）：入力
ライン・バッファに書き込むデータの入力は今回，パラメータDataWidthにより，24ビット幅の入力となっています．・読み出しアドレス（RA）：入力
20ビットの読み出しアドレス入力は，書き込みアドレス入力と同じく下位10ビットが水平アドレス，上位10ビットが垂直アドレスを表してます．1024×1024の解像度を持つバッファ・メモリ・プレーンを想定しています． しかし，今回のライン・バッファ・システムでは，読み出し垂直アドレスは書き込み垂直アドレスの相対的な位置を示すようになっているので，上位10ビットはすべて予備となっています．下位10ビットのアドレスが，各メモリ・ブロックのアドレスとなります．・読み出しイネーブル（REN）：入力
読み出しイネーブル信号は"H"アクティブです．読み出しデータにはレイテンシがあり，今回は2となっています．従ってこの信号がアクティブになってからRCK 2クロック後から有効なデータが出力され，この信号がインアクティブになってから2クロック後から無効データの出力となります．実際には出力段のレジスタ更新が止まるだけなので，無効データとして最後に出力された有効データが出力され続けることになります．・読み出しクロック（RCK）：入力
読み出しクロック信号の立ち上がりで読み出しデータが更新されます．読み出しイネーブルとアドレスを与えて2クロック後から有効データの更新が開始されます．・下位ライン読み出しデータ（RD0）：出力
下位ライン読み出しデータは，3×3フィルタにおける下位ラインに提供するデータの出力です．読み出しラインとしては最も直近に書かれたデータのラインとなり，今回は現在書き込み中のラインの直前のラインのデータが出力されます．・中間ライン読み出しデータ（RD1）：出力
中間ライン読み出しデータは，3×3フィルタにおける中間ラインに提供するデータの出力です．読み出しラインとしては過去2番目のラインですが，3×3フィルタにおいては，このラインのデータが現在ラインのデータとなります．従って，このシステムでは書き込みから2ライン遅れの処理となります．・上位ライン読み出しデータ（RD2）出力
3×3フィルタにおける上位ラインに提供するデータの出力です．読み出しラインとしては最も過去に書かれたデータのラインとなります． 図2-4に書き込みおよび読み出しのシミュレーション結果を示します．
図2-4 3ライン分のデータの読み出しタイミング
● メモリ・コアについて
ソース中のメモリ・コア（RAMDP2）インターフェースについて，米国Altera社Stratixデバイス用のメモリ・コア呼び出しモジュールのソース・コードを用意しておきます．本誌Webページからダウンロードしてください．
おおなか・つねお ディエスオー（株）
＜筆者プロフィール＞
大中 庸生．1962年生まれ．1990年カノープス入社，オーディオ/ビデオ・ボード開発設計業務に就く．1999年デジタルショップオーナカ創業，画像関連ハードウェア開発請負業を開始．2003年ディーエスオーナカ設立，画像処理ボードの開発，販売を開始．2008年ディーエスオー株式会社に変更，画像処理ユニットの開発，販売を開始．ホームページ（本記事のサポート，改良等行ってまいります）．画像処理ハードウェアについてのご相談承ります．お気軽にお問い合わせ下さい．
