FPGA活用回路＆サンプル記述集(3) ―― ビデオ信号処理回路

1　カメラからのディジタル・データ入力部

• 回路図：図6-2
• 主要部品：マシン・ビジョン・カメラ

• VHDL記述：本誌Webページからダウンロード
• 外部入力：IO_CAM_CLK，IO_CAM_FVAL，IO_CAM_LVAL，IO_CAM_DATA
• 外部出力：なし
• 内部入力：図6-4
• 内部出力：図6-4
• パラメータ：なし

• Altera社，Quartus II 7.2，Cyclone II

　世の中にはいろいろな種類のカメラが存在しています．ビデオ入力回路を設計する際には必ずカメラの出力タイミングを確認します．図6-3に今回ターゲットとするマシン・ビジョン・カメラ「CSCX30BC3」（東芝テリー）からのディジタル・データ出力タイミングを示します．本カメラはカメラリンク（CameraLink）と呼ばれるインターフェースを持ちますが，詳細については割愛します．

図6-3^（1）　マシン・ビジョン・カメラからのディジタル・データ出力タイミング例

● 入力部の構成

　図6-3から有効データはFVAL（Frame Valid）が'1'，かつLVAL（Line Valid）が'1'になったときから30クロック後に出力されています．図中のbが相当します．このときのデータを処理部に出力することで正しい表示結果が得られます．

　ここでのポイントは，DVAL（Data Valid） で有効データのタイミングを作成してもよいのですが，表示結果を左右に動かす機能を入れたいことから，LVALから有効データのタイミングを生成することです（SIG_CAM_DELAYで調整）．

　図6-4に示すように，入力部はステート・マシン・カウンタ論理回路およびFPGAに搭載する内部メモリ（Dual-Clock FIFO）で構成されています．

図6-4　入力部のブロック図

　外部入力を内部で使用する場合は一度，フリップフロップに入力させます．これは確実にI/Oバッファのフリップフロップにマッピングさせるためです．