FPGA活用回路＆サンプル記述集(3) ―― ビデオ信号処理回路

4　モニタへの同期タイミング出力部

外部回路

• 回路図：図6-2
• 主要部品：なし

HDL記述

• VHDL記述：本誌Webページからダウンロード
• 外部入力：SIG_MONI_CLK
• 外部出力：IO_MONI_SYNC，IO_MONI_BLANK，IO_MONI_DATA
• 内部入力：図6-12
• 内部出力：図6-12
• パラメータ：なし

評価環境

• Altera社，Quartus II 7.2，Cyclone II

　図6-11はテレビ・モニタにモノクロ映像を出力させるためのNTSC（National Television Standards Committee）信号のタイミング図です．このタイミングに合わせてカメラからデータを入力することで，正しくモニタに描画されます．NTSCの詳細についてはここでは割愛します．

図6-11　テレビ・モニタにモノクロ映像を出力させるためのNTSC信号のタイミング図

● FPGAからD-Aコンバータへの接続はシンプル

　映像信号はアナログ信号です．FPGAの出力だけでは表示させられません．ディジタル信号をアナログ信号に変換する必要があります．D-Aコンバータ「ADV7120」（米国Analog Devices社）を使用します．本ICは2本の制御信号（SYNC，BLANK）とデータ（8ビット）だけで動作します．

● ステート・マシンの設計

　出力部はステート・マシン・カウンタおよび論理回路で構成されています（図6-12）．映像信号の基本は1ライン（15.75kHz：63.55μs）です．これを使用するクロック（12.273MHz：81.48ns）でカウントすると約780カウントになります．

図6-12　出力部のブロック図

　タイミングを生成する場合に1/2Hのタイミング信号があると都合がよいことから，HD_CNTを390カウントで折り返し，HD_CNTが390カウントごとにVD_CNTをカウント・アップさせます．VD_CNTは走査線総数：525本の2倍の1050カウントで折り返します．

　出力部のステート・マシン（図6-13）は垂直同期タイミングを生成しています．このステート・マシンはHD CNTが390カウントのときにしか動作しません．

図6-13　出力部のステート・マシン

・IDLE_S

　IDLE_Sは最初のステートです．リセット解除後はOFEQ_Sに移行します．

・OFEQ_S

　OFEQ_SはODD FIELDの前置等価パルス期間のステートです．VD_CNTがOFEQ_SETと一致したら，OVS_Sに移行します．

・OVS_S

　OVS_SはODD FIELDの垂直同期パルス期間のステートです．VD_CNTがOVS_SETと一致したら，OBEQ_Sに移行します．

・OBEQ_S

　OBEQ_SはODD FIELDの後置等価パルス期間のステートです．VD_CNTがOBEQ_SETと一致したら，OBLANK_Sに移行します．

・OBLANK_S

　OBLANK_S はODD FIELDの垂直ブランク期間のステートです．VD_CNTがOBLANK_SETと一致したら，OFIELD_Sに移行します．

・OFIELD_S

　OFIELD_SはODD FIELDの有効走査期間のステートです．VD_CNTがOFIELD_SETと一致したら，EFEQ_Sに移行します．

・EFEQ_S

　EFEQ_SはEVEN FIELDの前置等価パルス期間のステートです．VD_CNTがEFEQ_SETと一致したら，EVS_Sに移行します．

・EVS_S

　EVS_SはEVEN FIELDの垂直同期パルス期間のステートです．VD_CNTがEVS_SETと一致したら，EBEQ_Sに移行します．

・EBEQ_S

　EBEQ_SはEVEN FIELDの後置等価パルス期間のステートです．VD_CNTがEBEQ_SETと一致したら，EBLANK_Sに移行します．

・EBLANK_S

　EBLANK_SはEVEN FIELDの垂直ブランク期間のステートです．VD_CNTがEBLANK_SETと一致したら，EFIELD_Sに移行します．

・EFIELD_S

　EFIELD_SはEVEN FIELDの有効走査期間のステートです．VD_CNTがEFIELD_SETと一致したら，OFEQ_Sに移行します．