FPGA活用回路＆サンプル記述集(3) ―― ビデオ信号処理回路
tag: 半導体 電子回路 ディジタル・デザイン
技術解説 2009年3月25日
2 画像のリサイズを行う処理部
外部回路
- 回路図：図6-2
- 主要部品：なし
- VHDL記述：本誌Webページからダウンロード
- 外部入力：なし
- 外部出力：なし
- 内部入力：図6-7
- 内部出力：図6-7
- パラメータ：省略
- Altera社，Quartus II 7.2，Cyclone II
● 処理部の構成
処理部では入力部より送られてくるデータの受け取り，SSRAMインターフェース部へのデータの受け渡しを行います．入力部より送られてくるのは水平1024本，垂直768本，1画素8ビット，30フレーム/sの画像データです．テレビ・モニタの出力サイズはNTSC（640×480画素）なので，リサイズを行う必要があります．
処理部は入力部の内部メモリ（Dual-Clock FIFO）を制御する回路，リサイズ回路，SSRAMインターフェースとのデータ転送経路である内部メモリで構成されています（図6-7）．
図6-7 処理部のブロック図
● リサイズ処理
処理部ではリサイズ処理を行います．今回は以下に示す3種類の処理を紹介します．図6-8に各リサイズ処理時のFPGAの動作タイミングを示します．
図6-8 リサイズ処理時のFPGAの動作タイミング
