FPGA活用回路＆サンプル記述集(3) ―― ビデオ信号処理回路

3　SSRAMの書き込みや読み出しタイミングを調整するインターフェース部

外部回路

• 回路図：図6-2
• 主要部品：なし

• VHDL記述：本誌Webページからダウンロード
• 外部入力：なし
• 外部出力：IO_MEM_ADDR，IO_MEM_CE，IO_MEM_OE，IO_MEM_WE
• 外部入出力：IO_MEM_DATA，
• 内部入力：図6-9
• 内部出力：図6-9
• パラメータ：省略

• Altera社，Quartus II 7.2，Cyclone II

　SSRAMインターフェースは主にSSRAM制御信号タイミングの生成，処理部からのデータ書き込み要求と出力部からのデータ読み出し要求に対するアービトレーション（調停）回路で構成されています（図6-9）．

図6-9　SSRAMインターフェースのブロック図

● 調停回路の仕様

　SSRAMインターフェースには下記に示す四つのアクセスが要求されます．アービトレーション回路には複数の動作が同時要求された場合でもプライオリティ（優先順位）に従って順次処理することが求められます．

• PCIバスからSSRAMへのライト要求
• PCIバスからSSRAMへのリード要求
• 処理部からSSRAMへのライト要求
• 出力部からSSRAMへのリード要求

　今回の回路では下記の条件下でのアービトレーションを行います．

• モニタを正常に表示させるため，出力部からSSRAMへのリード要求の優先順位を，処理部からSSRAMへのライト要求よりも高くします．
• 処理部にてカメラ・データを有効に設定している場合には，SSRAMインターフェースではPCIバスからSSRAMに対するリード/ライト要求はないものとします．SSRAM内のデータはカメラ・データの更新によって常時書き換えられてしまうため，要求自体に意味がないものと判断し，PCIバスからの要求に対して上位の回路が対応します．その際のデータについてはリード，ライトともに保証されません．
• PCIバスからSSRAMに対するリード/ライト中，出力部からSSRAMへのリード要求は行われません．アクセス中には表示画像が乱れる可能性があります．

● SSRAMの選択

　SSRAMへのアクセスに十分な帯域を確保する必要があるため，SSRAMは36ビット（内32ビットを使用）の品種を使用します．図6-10にSSRAMへのデータ配置とアドレス・マッピングを示します．図6-10のように，SSRAMの領域1Mバイトを1024×1024×8ビットのフレーム・メモリと仮想します．フレーム・メモリには640×480×8ビットのデータを2画面ぶん格納できます．

図6-10　SSRAMへのデータ配置とアドレス・マッピング

　オーバレイ・データにはPCIバスからデータを書き込みます．出力部でテレビ・モニタ出力データとオーバレイ・データの論理演算を行うことで文字を描画します．