FPGA活用回路＆サンプル記述集(3) ―― ビデオ信号処理回路

事例5．地上アナログ放送向けの各種同期信号を生成する回路

森田 一

外部回路

• 回路図：図5-1
• 主要部品：D-Aコンバータ

• Verilog HDL：リスト5-1
• 外部入力：なし
• 外部出力：なし
• 内部入力：clk，nReset
• 内部出力：cSync（コンポジット同期信号），hCount（水平区間のピクセル位置），vCount（フィールド内のライン数），sc（サブキャリア），oe（odd/evenフィールド表示）
• パラメータ：なし

• Altera社，Quartus II

　NTSC（National Television System Committee）による地上波放送は数年後に停止されます．しかし，当面はNTSCの映像信号を表示するモニタはしばらく残るでしょう．これらのモニタに映像信号を映し出すためのタイミング発生回路をVerilog HDLで記述しました．

　実際に使用する場合は図5-1のように，この回路からのタイミングによってフレーム・メモリをアクセスする回路やNTSCのエンコーダが必要になります．

図5-1　水平・垂直パルス発生回路

● NTSC信号の各タイミングの周波数

　NTSCは3.579545MHzのカラー・サブキャリア周波数が基準となっています．カラー・サブキャリアの227.5分の1が水平同期周波数，さらにこの水平同期周波数の262.5分の1が垂直同期周波数になっています．このためクロックとしては，カラー・サブキャリアの4倍の約14.318182MHzが必要になります．

● FPGAへの実装

　リスト5-1がVerilog HDLで記述した例です．まず，(1)でクロックを4分周して，カラー・サブキャリアを生成します．(2)ではクロックを455分周することにより水平同期周波数の2倍の周波数を生成します．(3)では水平同期周波数2倍の周波数を525分周することにより，垂直同期周波数を生成しています．(2)と(3)で使用した分周器の値は，モジュール外のフレーム・メモリをアクセスするために，モジュールからの出力にします．

　垂直帰線期間では，図5-2のように3走査線分の等価パルス期間が垂直同期パルスの前後に必要です．この処理を行っているのが(4)です．

図5-2　垂直帰線期間に必要な等価パルス

　等価パルスは1/2ラインごとに水平同期パルスの半分の幅のパルスが入ります．一方垂直同期パルスには1/2ラインごとに水平同期パルスと同じ幅のパルスが入ります．