FPGA活用回路&サンプル記述集(3) ―― ビデオ信号処理回路

大中 庸生

● 同期信号の生成

 同期信号は,等価パルス期間と垂直同期パルス期間,そのほかの期間で,出力されるタイミングが異なります.

 等価パルス期間は1/2Hごとに2.281μs(28クロック)の間,"L"を6回出力します.規格では2.3μs±0.1μsです.

 垂直同期パルス期間は1/2Hごとに4.726μs(58クロック)の間,"H"を6回出力します.規格では4.7μs±0.1μsです.

 そのほかの期間は1Hごとに4.726μs(58クロック)の間,"L"を出力します.規格では4.7μs±0.1μsです.

● ブランク信号の生成

 垂直ブランク期間では"L"を出力し続けます.また,水平ブランク期間では,10.918μs(134クロック)の間,"L"を出力します.規格では10.9μs±0.2μsです.

● 画像データの生成

 今回は2系統の画像データ(カメラ・データ,オーバレイ・データ)をSSRAMインターフェース部から取得できます.SIG_OVERLAY_ENの状態(4パターン)によりデータを加工して出力します.

1:カメラ・データを表示.
2:オーバレイ・データを表示.
3:カメラ・データとオーバレイ・データの論理和を表示.
4:カメラ・データとオーバレイ・データの論理積を表示.

 SSRAMインターフェースへの転送要求はSIG_MONI_RD_ENで行い,有効走査期間中に4画素に1回要求を出します.従って1画面辺りの要求数は76800回((640÷4)×480)となります.

参考・引用*文献
*CCDカメラ「CSCX30BC3」機器仕様書,東芝テリー.
http://www.toshiba-teli.co.jp/ise/cleverdragon/pdf/CSCX30BC3_j.pdf

いわもと・なおき,べっしょう・ともや
(株)アバールデータ 技術部

<筆者プロフィール>
岩本 直樹.1996年アバールデータ入社.システム設計・FPGA設計に従事.生まれた時から阪神タイガースをこよなく愛す.今年は優○の文字がはっきり見えワクワクしている.

別生 朋也.2001年アバールデータ入社.VHDLを用いたFPGA設計およびシステム設計を担当.今年中に中断していた趣味のマラソンを再開したい.最近は日本史の勉強にも夢中.

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