プログラマブル・ロジックを集積したSHマイコンのすべて（前編） ――FPGA/PLD市場に参入する日立製作所の取り組み
4．SHコア版CSoCの仕様
SHをコアにしたCSoCの製品仕様の概要を図6に示す．
このSHコアのCPUアーキテクチャは，命令長が16ビット固定のRISCアーキテクチャである．また，通常のSHが持っている積和演算機能に加えて，さらにDSP演算処理を強化するためのDSP拡張命令（16/32ビット長命令混在）をサポートする（SH-DSP）．CPUの動作周波数は，80MHz版と100MHz版の二つのバージョンを用意する予定である．また，キャッシュ・メモリを搭載し，性能の向上を図る．
内蔵する論理ブロック（CSL，詳細は後述）は2種類準備している．SH7651という製品は2×2バンク（約1万ゲート），SH7655という製品は5×5バンク（5万ゲート）のCSLを搭載する．
外部メモリ・インターフェースには，SRAM，SDRAMなどの各種メモリを直結できる．メモリの種類やウェイト数，ストローブ・タイミングなどはレジスタ設定で指定できる．
周辺モジュールは，DMAコントローラ，汎用タイマ，シリアル・コミュニケーション・インターフェースなどのほかに，USBファンクション・モジュールも搭載する．これらの周辺機能に加えて，CSLに任意のユーザ論理をプログラムできるので，この製品はさまざまな応用分野に適用できる．
また，CPUのオンチップ・デバッグ機能を搭載しており，JTAGインターフェースによるデバッグを容易に行うことができる．
使用する製造プロセスは0.18μmルールの CMOSプロセス，パッケージはBGAまたはQFPで提供する．2002年中のサンプル出荷を予定している．
なお，本仕様は開発中の製品であるため，一部変更する可能性があることを付け加えておく．
（a）ブロック図
（b）仕様
| CSL | プログラマブル・ロジック |
| SHコアの動作周波数 | 80MHz/100MHz |
| DSP | CPUと密結合 |
| X/Y RAM | 16Kバイト（DSP用ハーバード接続） |
| キャッシュ | 命令・データ混在，4way |
| DMAコントローラ | 4チャネル |
| シリアル・ポート | 3チャネル |
| 16ビット高機能タイマ | 5チャネル |
| インターバル・タイマ | 2チャネル |
| USB1.1 | ファンクション1チャネル |
| ウオッチドッグ・タイマ | 1チャネル |
| デバッグ・インターフェース | JTAGデバッグ・インターフェース＋ブレークポインタ |
| 外部バス・インターフェース | SRAM，SDRAM，ペ－ジモ－ド・ フラッシュ・メモリ，アドレス/データMPX |
| 割り込み | 優先順位16レベル |
| I/Oポート | 汎用入出力，CSL入出力 |
| パッケージ | BGA，QFP |
（c）CSL仕様
|
製品
|
バンク
|
セル数
|
セレクタ数
|
ユーザ・ゲート数
|
|
SH7651
|
2×2
|
512
|
32
|
約10,000
|
|
SH7655
|
5×5
|
3,200
|
200
|
約50,000
|
〔図6〕SHコアを内蔵するCSoC製品の仕様
SHをコアにしたCSoCの製品仕様を示す．なお，本仕様は開発中のものであり，変わることがある．
