プログラマブル・ロジックを集積したSHマイコンのすべて（前編）　――FPGA/PLD市場に参入する日立製作所の取り組み

6．CSLセルの構造

　CSLセルは図8に示すような回路になっている．LUTの内容や信号をフリップフロップを通すかどうか，あるいはフリップフロップのクロック・エッジの向きやイネーブル制御などを初期化時のコンフィグレーションで設定できる．

　このCSLセルを組み合わせることで，任意の論理を構成する（表3）．

　セル内のLUTは，4入力1出力の真理値表を実現できるので，この範囲の任意の組み合わせ回路は1個のCSLセルで実現できる．5入力までなら2個のセルで任意の組み合わせ回路を組める．6～9入力の組み合わせ回路の一部は2個のセルで実現できる．

　1ビットの加減算回路は，セル自身がキャリ伝搬回路を備えているため，1個のセルで実現できる．これを組み合わせると，加算器，減算器，インクリメンタ，デクリメンタ，アキュムレータ，アップ/ダウン・カウンタを実現できる．

　1ビットの乗算回路もセル1個に対応し，加算器との組み合わせで乗算器を構成できる．

　LUTは4ビットのアドレスを持つRAMに相当するので，CSL内にROMやRAMを構成することができる．16ワード×1ビットのROMやRAMであれば，1個のセルで実現できる．また16ワード×1ビットのデュアル・ポートRAMも2個のセルで実現可能である．

　順序回路やレジスタについては，CSLセル内のフリップフロップで実現する．このフリップフロップは，クロック・エッジの立ち上がリ/立ち下がりを選択でき，クロック・イネーブル制御を行える．また，非同期でセット/クリアすることもできる．

〔図8〕CSLセル
CSLセルは，4入力のLUTとフリップフロップにより構成される．

〔表3〕CSLセルで構成できる論理回路の例