つながるワイヤレス通信機器の開発手法（12）　 ──ASICを設計する（後編）　CPUと周辺回路のインターフェース回路の実装

●CPUバスの基本的な動作を理解する

　レジスタ回路にはライト・レジスタ回路とリード・レジスタ回路がある（詳細は後述）．レジスタ回路はCPUバスの形式によってさまざまな形態をとる．最初に一般的なCPUバスについて説明する．

　もっとも基本的なCPUバスは，アドレス・バス，データ・バス，リード・イネーブル信号（RE），ライト・イネーブル信号（WE）で構成される．図5の場合，REが"L"（アクティブ）になる期間がリード・サイクル，WEが"L"（アクティブ）になる期間がライト・サイクルになる．

　リード・サイクルは，CPUがデータ・バス上の信号を取り込む期間である．図5のタイミング（1）でCPUから出力されるアドレスが確定する．（2）でREがアクティブになり，（3）で周辺回路（ROM，RAMを含む）からデータが出力されるが，CPU内部ではRE信号の後端（タイミング（4））でデータを取り込む．なお，この図では同一レベルを保っているが，タイミング（4）でREが"H"になった後のデータ・バス，アドレス・バスの信号レベルは保障されない．

　ライト・サイクルはリード・サイクルより単純な動作である．図5のタイミング（5）でCPUはデータとアドレスをバス上に出力する．次に，（6）のタイミングでCPUはWEを"L"にする．周辺回路（RAMを含む）はWEの立ち上がり（タイミング（7））でデータを読み込む．

〔図5〕CPUバス
REが"L"（アクティブ）になる期間がリード・サイクル．WEが"L"になる期間がライト・サイクルになる．