PLD デバイス・アーキテクトの決断　――Altera社　ARM-based Excalibur の場合

　テスト・デザインを実際のデバイスの中に実装し，メモリ・ブロック・サイズごとに速度の測定を行いました．各メモリ・ブロックは，カスケード接続されたESBで構成されています．図5では，32Kバイトのメモリ・ブロックへのDMAアクセス速度の値で正規化して，測定データを比較しています．予想どおり，ESBで構成されるメモリ・ブロックへのアクセス速度の値で，メモリ・ブロックが大きくなるにつれて低下します．より大きなメモリへのアドレス指定を行うには，より多くのロジック・エレメントを使用する必要があります．上記のような傾向は，PLDが小型のメモリ・ブロックの結合によって大型のメモリ・ブロックを構成することを考えると当然です．

　図5から，デバイスのプログラマブル・ロジック部のメモリ・ブロックがハードIPのプロセッサ・サブシステム内のデュアルポートSRAMの半分のサイズであったとしても，ハードIPのプロセッサ・サブシステム上のデュアルポートSRAMのアクセス速度は，デバイスのプログラマブル・ロジック部のみのメモリ・アクセス速度より2.5倍速いことがわかります．

　デュアルポートSRAMなどのメモリ・モジュールがハードIPのプロセッサ・サブシステムの一部としてダイに組み込まれていない場合，設計者が使用できるのは，プログラマブル・ロジック部にあるメモリ・モジュールに限られます．ハードIPのプロセッサ・サブシステムのデュアルポートSRAMに近いブロックを作るために，これらのメモリ・モジュールをカスケード接続しても同程度の速度を実現できません．

〔図5〕ARM-based Excaliburのメモリ・アクセス速度
図では，ARM-based Excaliburデバイスのメモリ・アクセス速度を比較している．薄い灰色のグラフは，ハードIPのプロセッサ・サブシステムのデュアルポートSRAMへのDMAアクセス速度を示している．濃い灰色のグラフは，プログラマブル・ロジック部のESBへのDMAアクセス速度を示している．ここでは，ESBで構成した32Kバイトのメモリ・ブロックへのアクセス速度の値で正規化している．グラフの棒が長ければ，それだけ高速であることを意味する．