PCI-X 2.0の仕様概要と設計方針（後編）　――I/Oセルの設計とパッケージング

2）カテゴリ2 I/O セル

　「カテゴリ2 I/Oセル」は，共通クロック・データ転送モードでのみ動作する信号（プロトコル制御用信号FRAME#，IRDY#など）に適用されます．カテゴリ2 I/Oセルの例として，クロック・レシーバが挙げられます．クロック・レシーバは単なる受信回路であり，駆動回路は含まれていません．また，クロック・レシーバのI/Oセルには，ノイズ除去のための特別な処理が必要です．

　図3（a）に，PLLのジッタを最小にするクロック・レシーバ・セルの設計例を示します．クロック・レシーバ・セルでは，外部のクロック信号を内部のコアに送る際にジッタが発生しないようにしなければなりません．ジッタは，セルの電源やグラウンドのノイズが原因となって発生します．この対策としては，電源とグラウンドの外部との接続を独立させ，ノイズを抑制するフィルタを入れます．

　また，目的に応じて「to PLL」と「bypass PLL」の二つの出力を使い分けています．「to PLL」において，PLLのタイミング・ループ内の素子を最小限に抑えたところ，出力クロックのジッタは最小になりました．このとき，レシーバ出力はPLLのリファレンス入力にのみ接続されていることが前提となります．一方，「bypass PLL」出力は，PLLが使用されていないときに使われます．例えばPCI 33やPCI 66として使用するとき，あるいは実装前のダイ・テストなどがそのケースにあてはまります．

　また，クロック・レシーバ・セルは，信号パッドのすぐ近くに配置する必要があります（図3（b））．ここでVREFは，PCI-X 2.0で新しく導入されたスレッショルド電圧であることに注意してください．

〔図3〕 クロック・レシーバ ・セル
PLLのジッタを最小にするクロック・レシーバ・セルの設計例を示す．（a）には，目的に応じて「to PLL」と「bypass PLL」を使い分ける二つの出力を示している．