PCI-X 2.0の仕様概要と設計方針（後編）　――I/Oセルの設計とパッケージング

　図2に，カテゴリ1 I/Oセルの受信セクション2の設計例を示します．図2（a）のS1～S8は，二つの循環型シフト・レジスタを構成しています．このシフト・レジスタに連動して，ラッチLnビットおよびレジスタRnビットのクロックが生成されます．図2（a）の上部のブロックではSTBF（第1ストローブ信号）によって，下部のブロックではSTBS（第2ストローブ信号）によってそれぞれクロックが生成されます．共通クロック・モードでは，受け取ったデータがH1に格納されます．Rnのレジスタには白いブロック（R1～R4）と灰色のブロック（R5～R8）がありますが，これらは交互に動作します．DDR（double data rate）しかサポートされていない場合，灰色のブロック（R5～R8）は使用しません．

　図2（b）は，カテゴリ1 I/Oセルの受信セクション2に要求されるタイミングを表しています．PCI-X 2.0の仕様では，このタイミングを実現するためにクロックを追加し，受信セクションにバリエーションを持たせている点に注意してください．

〔図2〕カテゴリ1 I/Oセルの受信セクション2
S1～S8は，二つの循環型シフト・レジスタを構成している．このシフト・レジスタに連動して，LnビットおよびRnビットのクロックが生成される．Rnのレジスタは，R1～R4のブロックとR5～R7のブロックに分かれ，それぞれが交互に動作する．ただし，DDRしかサポートしていない場合は，R5～R7は使用しない．