PCI Express デザイン・ガイド　――LSI開発者のための設計Tips

●PCI Expressハードウェア仕様

　PCI Expressは，現在のパソコンの製造コストに悪影響を与えないように，チップはCMOS，基板は4層のFR4で，20～30インチの配線長を実現できることを目標に策定されています．

　先ほども述べたように，信号はポイント・ツー・ポイントの差動信号なので，片方向に2本，双方向で4本の信号線が1レーンに相当します．x4リンクの場合は合計16本です．

　エンベデッド・クロックという技術を採用しているので，クロック信号はありません．クロックのタイミングはデータ信号の中に埋め込まれており，受信側でデータ信号のクロス・ポイントをもとにクロックを抽出します．

　また，連続した'0'や'1'が続かないように（長い期間クロス・ポイントが存在しない状態が続かないように）するため，8b/10bエンコーディングを行います（図10）．

　8b/10bエンコーディングはもともとIBM社が開発した技術で，8ビットのデータを，連続した'0'や'1'を排除した10ビットのデータに拡張するコード変換です．ギガビットEthernetやFibre Channelでも用いられています．

　この8b/10bエンコーディングと，エンベデッド・クロックを併用するとクロック信号を配線する必要がなくなり，高周波の基板設計に有効です．しかし，実効転送量が80％になってしまうというデメリットがあります．

　リンク上にクロックはありませんが，ポートの基準クロックは同じポートに対して同じクロックが使用されることを想定しています．受信側も同様です．レーンごとの周波数は±300ppmの違いを許しています（図11）．

〔図10〕8b/10bエンコーディング
8b/10bエンコーディングは，8ビットのデータを，連続した'0'や'1'の少ない10ビットのデータに変換する技術である．例えば，00Hは1001110100に変換される．PCI Expressでは，クロックはデータ信号の中に埋め込まれるので，基板配線の制約が緩和される．しかし，このエンコード方式によって，実効転送量が80％になってしまうというデメリットがある．

〔図11〕 物理層の参考回路図