ASIC量産設計に取り組むにあたっての心がまえ　──映像と通信が融合する"ディジタル新時代"に求められる技術者像

●量産効果こそ「金の卵」

　ASIC開発では，その回路規模や要求性能，開発期間などに応じて，ゲートアレイやスタンダード・セル，エンベデッド・アレイといったデバイス構造を使い分けます．最近の大規模化，多機能化したASICでは，先ほどの例のような単純な半導体技術ではなく，さらに複雑な技術や微細加工技術，パッケージ技術が用いられています．そのため，開発費がますます高額になり，1品種のASICの開発に数億円，あるいは数十億円必要になることも珍しくありません．

　このような巨額の開発投資を行って，数万個あるいは数十万個しか製品を製造しないとすると，開発費を回収するためだけでも1個当たり数万円の値段をつけなければならなくなります．個人顧客を主とするディジタル情報家電機器では容認されがたい値段です．少なくとも，数百万個，数千万個の製品を目指さなければなりません．このためには，開発するASICの機能や性能がより多くの顧客を満足させるものでなくてはなりません．

　また，量産の半導体製造においては歩留まり（生産数量に対する非欠陥品の割合）が非常に重要です．もし，歩留まり100％で製造コスト100円のASICが，歩留まり50％になると，少なくとも倍の200円の製造コストになります．1個当たりで考えるとその差は100円でしかないと思われるかもしれませんが，数百万個製造するとなると数億円のコスト増になります．ASICの歩留まりは，多くの場合，回路設計余裕度（回路遅延余裕度）と使用する半導体プロセス技術（製造ばらつき）によって予測できます（図4）．乱暴に言うと，歩留まりが悪いということは，製造したASICの性能（設計した回路遅延）が目標を達成できていないということです．優秀なASIC設計者は，どこまで回路設計余裕度を確保すれば目標とする歩留まりを達成でき，目標コストを実現できるかということを知っており，そのような回路設計ができるということです．

　上述のように，大規模ASICはその機能や性能，歩留まりを確保した設計により，大きな成果を得ることもできれば，大きな損失につながる可能性も持っています．まさに，ASIC設計者のだいご味とは，このようなチャンスに恵まれ，チャレンジできるということにほかならないと思います（図5）．

〔図4〕製造歩留まりと設計余裕度
製造ばらつきにより，電圧-遅延特性，温度-遅延特性に幅が出てくる．どれだけの特性の幅を製品に許容できるかは，設計者が設定する設計遅延余裕度（マージン）によって決定され，同時に製造ばらつき（歩留まり）の許容度となる．

〔図5〕ASIC設計者のだいご味
大規模ASICは，その設計のよしあしによって，何億円もの利益をもたらすこともあれば，会社の屋台骨を揺るがすほどの大きな損失につながる場合もある．まさに，ASIC設計者のだいご味とは，このようなチャンスに恵まれ，チャレンジできるということにほかならない．