場当たり的な"虫"取りから脱却，SystemVerilogで検証作業をスマートに

　ディジタル回路の設計では，Verilog HDLなどのハードウェア記述言語が利用されています．ハードウェア記述言語で設計対象の機能（RTLモデル）を記述し，さらにその入出力の振る舞いを記述します．前者は設計記述，後者はテストベンチ（検証記述）となります．

　ディジタルLSIに多くの機能を盛り込むようになり，設計記述の作成よりも検証作業に多大な時間がかかっています．もはや，やみくもにバグを洗い出す時代ではありません．適切な方法で，よけいな手間をかけずに必要十分な検証作業を実施することが求められます．そして，そのためのテスト・シナリオを十分に練らなければなりません．

　Verilog HDLの拡張版であるSystemVerilog（IEEE 1800）には，こうしたスマートな検証を行うためのさまざまな仕掛けが組み込まれています．

　SystemVerilogについては，以下の書籍が刊行されています（組み込みネットに掲載した書評記事やWebショップにリンク）．

• 『SystemVerilog Golden Reference Guide』　　評者：赤星 博輝 
• 『SystemVerilog For Design』　　評者：宮下晴信
  　邦訳『SystemVerilogによるLSI設計』　　評者：赤星 博輝
• 『SystemVerilog Assertions Handbook』　　評者：赤星博輝
  　邦訳『SystemVerilogアサーション・ハンドブック』
• 『Verification Methodology Manual for SystemVerilog』　　評者：宮下晴信
  　邦訳『ベリフィケーション・メソドロジ・マニュアル』
• 『SystemVerilog for Verification』　　評者：宮下晴信 
• 『Writing Testbenches using SystemVerilog 』
  　

『SystemVerilog for Verification』の表紙

効率的な検証についての考え方をレクチャ

　SystemVerilogはVerilog HDLの拡張言語であり，既存のVerilog HDLシミュレータの多くはSystemVerilogの言語仕様をサポートしています．上述の書籍を読み，シミュレータを動かしながらSystemVerilogを勉強している方も多いと思います．ただし，重要なことはSystemVerilogの文法を覚えることではなく，「SystemVerilogが前提としている効率的な検証についての考え方」を身につけることです．このあたりは，書籍を読み，手探りで理解していくことには限界があります．

　そこで組み込みネットではCQエレクトロニクス・セミナと共同で，SystemVerilog言語のエッセンスを，効率的な検証作業を実施するためのセオリと共に学べる技術セミナ「SystemVerilogによる設計・検証入門」を企画しました．この機会に，検証のスペシャリストたちがどのような考え方に基づいて検証作業を行っているのかを聴講してみませんか？

　効率的な検証についての考え方を理解できるセミナはこちら
　「SystemVerilogによる設計・検証入門」　　講師：赤星 博輝 氏