検証エンジニア必読の書 ―― 『SystemVerilog Assertions Handbook』
検証エンジニア必読の書
Vhdlcohen Publishing 刊
ISBN：0-9705394-7-9
21.3×27.5cm
366ページ
150ドル（2005年4月14日現在のVhdlcohen社の直販価格）
2005年
SystemVerilogは設計や検証に関する機能をVerilog HDLから大幅に充実させましたが，アサーションはその中でも重要なものの一つです．ここでアサーションとは，「回路がこう動いてほしい」と考える仕様を記述として与え，シミュレーション中にその仕様を満たしているかどうかをチェックする手法です．仕様どおりに設計されているかどうかをSystemVerilogの文法でコンパクトに記述できるので，ほかの言語を使うよりも容易に導入できます．
本書には，アサーションの記述方法や適用方法，記述ガイドについて書かれています．これからアサーションを使う方や，より複雑なアサーションを記述したい方にお勧めの本です．
基本的なアサーションの記述方法だけでなく，かなり複雑な記述に関する説明もあります．これらを，波形などを使ってわかりやすく説明してあり，英語の書籍としては読みやすい内容となっています．記述のガイドでは，名まえの付けかたに始まり，トラブルを起こしやすい点なども記述されており，検証エンジニア必見の内容となっています．LRMを読んだだけではわからない点なども記述されており，検証にアサーションを導入することを考えているのであれば，ぜひ一読されることをお勧めします．
赤星博輝(株)
ロジック・リサーチ
