進化したVerilog HDL，"SystemVerilog"の使いかた　―― 『SystemVerilog Golden Reference Guide』

進化したVerilog HDL，"SystemVerilog"の使いかた

Doulos 刊
ISBN：0953728064
20.6×12cm
385ページ
5,841円（税別，amazon.co.jpの2003年8月7日現在の価格）
2003年3月（初版第1版）

　現在，LSI設計においてVerilog HDLが主要な記述言語であるのはだれもが認めるところです．しかし，Verilog HDLは登場が早かったこともあり，SystemCをはじめとする最近の記述言語と比べると機能的に劣る部分が目立ってきました．その問題点を解決するべくVerilog HDLを拡張したSystemVerilogが検討され，2003年6月にSystemVerilog 3.1の標準化案が承認されました．

　なんと言っても，SystemVerilogの利点は既存の設計手法をほとんど変更せずに，新しい機能を利用できることにあります．検証やモデリングのための新しい技術が導入されており，これまで複数の言語を併用する必要があった局面でもSystemVerilogだけで設計できるようになりました．

　本書ではこうした点を意識しており，これまでのVerilog HDLだけを使っていた設計者にはなじみのないクラス，ランダム・テスティング，アサーション，クロック・ドメイン，インターフェース，ダイレクト・プログラミング・インターフェースなどについてTutorialを設けて，要領良く説明しています．ただ，Tutorialはおまけ的なところがあり，本書だけでこれらのすべてを理解できるというものではありません．

　残りの部分は本のタイトルどおり，記述方法や使いかたを忘れたときに便利なリファレンスとして作成されています．特に，新しい機能については説明も多く，コメント付きの記述例が理解を助けるため，かゆい所に手が届くリファレンス・マニュアルになっています．

　本書は，実際の設計時に参照することを意識して作られています．SystemVerilogを基本から勉強しようという方は，HDLの標準化組織であるAccelleraが発行している LRM（Language Reference Manual） を同時に参照する必要があるでしょう．

赤星博輝
(株)ロジック・リサーチ