検証関連の再利用に関するノウハウが多数記述された書 ――『Verification Methodology Manual for SystemVerilog』
検証関連の再利用に関するノウハウが多数記述された書
Springer 刊
ISBN：0-387-25538-9
16.3×24.3cm
503ページ
129ドル（2005年11月4日現在のAmazon.comの価格）
2005年
2004年2月，英国ARM社と米国Synopsys社が共同で，"SystemVerilog Verification Methodology Manual"を作成中であるとアナウンスしました．そして，同年6月のDesign Automation Conference（世界最大規模のLSI設計自動化に関する国際学会/展示会）で公開されるはずでしたが，それから1年と3ヵ月が経った今年（2005年）の9月末，Springer社（http://www.springer.com/）から"Verification Methodology Manual for SystemVerilog"（以下，VMMと略す）として出版されました．
タイトルが当初アナウンスされたものから若干変更になっています．新しいタイトルにもあるように，本書は「検証メソドロジ・マニュアル」であり，言語としてSystemVerilogを使うというものです．つまり，SystemVerilogのための文献というより，検証のための文献になります．
本書のベースとなった書籍は，2003年に出版された"Writing Testbenches: Functional Verification of HDL Models, Second Edition"（以下，WT2と略す）です．WT2は，本書の著者のひとりであるSynopsys社のJanick Bergeron氏が，米国Qualis Design社にいたときに執筆したものです．その後，Qualis Design社はSynopsysに買収され，Bergeron氏がSynopsys社に移り，同社のテストベンチ開発ツールであるVeraをベースとした"Reference Verification Manual"を作成しました．
さて，本書の内容は検証工程の全般にわたります．検証プランに始まり，テストベンチ・インフラストラクチャ，アサーション，スティミュラスとレスポンス，カバレッジ，システム・レベル検証，そして最後はCPUを含んだプロセッサ統合検証まで解説しています．このうち筆者がもっとも注目したのは，テストベンチ・インフラストラクチャに関する章です．ページ数について見ると，ほかの章は長くても60ページ程度ですが，この章には100ページが割かれています．この章では，テストベンチ・アーキテクチャとしてTLM（transaction level modeling）ベースの階層構造を提案しています．階層構造にすることにより，テスト・シナリオ間，各階層構造間，プロジェクト間などでテストベンチ・インフラストラクチャの再利用性を高めています．また，TLMの説明では，トランザクションのタイプ別にそれぞれ対応するモデルを示し，各モデルをVMM標準ライブラリを使って解説しています．ただし，実際にVMM標準ライブラリを使いこなすには，チュートリアルやガイドブックが必要になると思います．
また，もう一つ筆者が注目したのは，システム・レベル検証に関する章です．たぶん，この章と次の章（プロセッサ統合検証）はARM社が執筆を担当したのだと思います．システム・レベルの検証では，VMM標準ライブラリを拡張したXVC（Extensible Verification Component）ライブラリをベースにテストベンチを構築しています．VMM標準ライブラリの使いかたの一例としては非常に良いと思いますが，もう少し詳細な説明がほしいところです．
検証の目的は，ある制約（期間や費用）の中で設計に不ぐあいがないことを確認することです．また，それをより効率的に行うこと（高い生産性）が求められます．そのための一つが検証関連の再利用です．本書には，検証関連の再利用に対するノウハウが多く記述されています．
読者のみなさんも本書の内容をうまく利用して，検証の効率化を図ってみませんか？
宮下晴信
富士ゼロックス(株)
