待望の日本語によるSystemVerilogの解説書 ――『SystemVerilogによるLSI設計』
待望の日本語によるSystemVerilogの解説書
浜口 加寿美，河原林 政道，高嶺美夫，明石貴昭訳
丸善 刊
ISBN：4-621-07515-2
A5判
338ページ
4,500円（税別）
2005年1月
SystemVerilogは次世代のHDLですが，その内容を知るための資料としてはLRM（language reference manual）が中心となっていました．しかし，そのボリューム（584ページ）や記述スタイル，さらには英語で書かれていることにより，一般の設計者が読むには敷居が高いという問題がありました．そして今回，待望の日本語で読める解説書として，本書が登場しました．
SystemVerilogの用途は，大きく設計と検証に分けられます．本書はそのうちの設計について解説した書籍です．Verilog HDLについての知識がある設計者や検証者を対象に，Verilog HDLにどのような機能が追加されたのかを解説しています．主な内容としては，
- モデリングを容易にするためのデータ型や配列，C言語相当の構文サポート，タスクなどに関する機能拡張
- Verilog HDLでよく問題となるalwaysやアトリビュートに対する改善点
- 階層設計を容易に行うためのポート接続やネストしたモジュールに関する機能拡張
- SpecCやSystemCでサポートされているインターフェース
加えて本書は，ただ文法的な記載にとどまらず，SystemVerilogを使用するうえでのポイントを説明しており，たいへん好感が持てます．Verilog HDLに対して拡張された点や論理合成ツールを使う場合のガイドラインの記述には，SystemVerilogだけでなくVerilog HDLに対しても造詣が深い筆者と訳者らの努力を感じます．
例えば，新しいデータ型にlogicというものが導入され，regやwireとの区別が不要になった旨を説明した後で，logicが使用できないケースについて説明してあったり，まちがえてラッチを生成しないように記述するために，always@*とalways_combの違いや，新しく導入された2値データ型のシミュレータにおける処理についての説明などが書かれています．これまでVerilog HDLを使っていた設計者が欲している重要な情報がそれぞれの項目で解説され，たいへん読みやすい構成になっています．
ただし，本書にはSystemVerilogの検証に関する機能（アサーション，カバレッジ，テストベンチ，ランダム・テスト，DPI）といった項目は含まれていません．これについては続編が予定されているとのことで，こちらも刊行が待たれるところです．
本書を読んで，かならずしも高位設計を行うことだけが設計の生産性を上げる唯一の方法ではなく，RTL設計や検証でもやるべきことが残っていると痛感しました．Cレベル設計などの高位設計を取り入れにくいと感じる領域の設計については，SystemVerilogが救世主になるかもしれないと感じています．
赤星博輝(株)
ロジック・リサーチ
