基調講演はARM，IBM，IntelのCPU担当者が登壇，ソフト開発や3次元積層など，設計自動化の対象領域は拡大へ ―― 49th Design Automation Conference

●低消費電力設計の焦点は上流のソフトウェア開発工程へ

　低消費電力化のための設計手法は，これまでのDACでもホットな話題の一つだった．現在は，プロセス技術，トランジスタ・レベルの回路技術，論理レベルの回路技術，マイクロアーキテクチャ，デバイス・アーキテクチャのそれぞれについて，ひと通りやれることをやりつくした段階にある．Near-Threshold Operation（トランジスタのしきい値電圧付近で動作させることで，エネルギー効率を引き上げられる．ただし絶対性能は下がる）がやや話題になっているものの，低消費電力化の話題は大きく上流設計へと移行している．

　特に，ソフトウェアによって消費電力を改善できる余地はまだまだある．例えば，"Lower Power to the People"というPavilion Panelに登壇した米国Texas Instruments社のClive Bittlestone氏は，"Hello World !"と画面に表示するプログラムを実行すると，メモリ・アクセス量が約4Kバイトもあることを指摘した．確かに，たかだか12バイトの文字を表示するのに，その300倍以上のメモリ・アクセスが発生するのは多すぎる．ソフトウェアによって消費電力を大幅に削減する余地がある，という意見にはうなずける．

●3次元半導体積層は異種半導体の統合で大きなメリット

　昨年に引き続き，今年のDACでも3次元半導体積層（スタック型マルチチップ・パッケージ）の話題がホットだった．6月7日の9時からスタートしたパネル・セッション"Is 3-D Ready for the Next Level ?"には，IBM社，Intel社，Cadence Design Systems社，Xilinx社，TSMC（Taiwan Semiconductor Manufacturing Co. Ltd.）がパネリストとして参加した．メモリ・チップではすでに量産に入っており，「ヘテロジニアス・インテグレーション」（ロジック，メモリ，アナログといった異種半導体の統合）によるシステム再設計にこそ3次元半導体積層の大きなメリットがある，というのが大方の見方だった．

　TSV（Through Silicon Via；シリコン貫通電極）によるチップ間接続は，確かにI/Oの消費電力を削減するのに役立つし，I/O数の制約を取り払うことで高速化への期待も高い．しかし，従来のアーキテクチャのままチップを積層するだけでは，そのメリットは限定されてしまう．3次元半導体積層技術のメリットを追求するには，大幅なアーキテクチャの見直しが必要ではないか，という意見が支配的だった．例えば，チップ間インターコネクトを周波数の高いクロックで動かすと，シリアライズなどの処理によって信号変換のオーバヘッドが増える．チップ内のデータ幅でそのままチップ間I/Oを作るべき，すなわち従来のチップ間のパーティショニング（機能の分割）をいったん忘れ，チップ上の最適化と同様に，複数の異種チップを含めた全体最適化を進めるべき，との意見が多かった．

　3次元半導体積層はすでに利用可能な技術となってきているが，「誰がチップ単体のテストを行うのか」，「誰が積層するのか」，「誰が積層後のテストを行うのか」，「誰が熱の問題を考えるのか」など，役割分担について不明確な部分が少なくない．この問題に関係する会社の間でエコシステムの構築が不可欠，というのがパネラの共通認識だった．

●日本からジーダットやTOOL，NECが出展

　日本からは，2012年5月に就任したばかりの新社長 河内 一往 氏が率いるレイアウト設計ツールのジーダットが22年ぶりに出展し，海外進出への勢いをアピールしていた（写真4）．

写真4　ジーダットのブース

 このほか，レイアウト・ビューワなどを製品化しているTOOLや，CベースのLSI設計環境「CyberWorkBench」を発売しているNECなどが展示会場にブースを構えていた（写真5，写真6）．

写真5　TOOLのブース

写真6　NEC（CyberWorkBench）のブース

　来年50周年を迎えるDACは，ソニー，東芝，IBM社によるCellプロセッサをはじめとして，さまざまなマイクロプロセッサが開発されてきたテキサス州Austinで，2013年6月2日～6日に開催される．

まつもと・ゆうこう
(株)トプスシステムズ 代表取締役社長