基調講演はARM，IBM，IntelのCPU担当者が登壇，ソフト開発や3次元積層など，設計自動化の対象領域は拡大へ ―― 49th Design Automation Conference

●マルチコア化による性能向上に壁，新しい手法が必要に

　6月6日に行われた二つ目のキーノートは，前半と後半に分かれていた．前半は，米国IBM社 Server and Technology GroupでPOWERプロセッサのテクノロジ開発シニア・マネージャを担当しているJoshia Friedrich氏が"POWER Processor Design and Methodology Directions"というテーマで講演した．同社は2000年代初頭，Power Wall（電力消費の壁）に阻まれ，シングル・チップ上に複数のプロセッサ・コアを搭載することで性能向上を実現しようと決めた．しかし，現在ではマルチコア化による性能向上の限界が見えてきており，「設計のイノベーションを起こす"新しい時代"に向けての計画を開始する時期がやって来た」と同氏は主張した．マルチコア・プロセッサの性能向上を妨げる要因として，32nm世代は製造技術の複雑さとコスト増，22nm世代は消費電力，14nm世代はI/Oバンド幅，そして10nm世代はソフトウェアの並列性の問題があるという．

　それを踏まえてFriedrich氏は，「ムーアの法則に従って増加する多くのトランジスタを効果的に使用するため，設計者はより多くのコアを集積するよりも，イノベーションを起こすことに注力する必要ある」とした．イノベーションを起こすべき領域は，「ハードウェアとソフトウェアの境界」，「プロセッサ・サブシステムとしてのヘテロジニアスなIPコア」，「システム・レベルの技術」の三つである．ハードウェアとソフトウェアの境界については，ハードウェアの実行状況をプロファイリングして，性能をより向上するために再コンパイル，あるいは最適化し直す個所を特定し，リアルタイムにソフトウェアにフィードバックをかけるような動的なコード最適化の技術を想定している．プロセッサ・サブシステムとしてのヘテロジニアスなIPコアについては，SAS（Serial Attaches SCSI）コントローラやPCI Expressリンク，EthernetアダプタなどのI/Oサブシステムの集積技術を想定している．システム・レベルの技術については，3次元パッケージングやシリコン・フォトニクス，低レイテンシ接続を持ったFPGAによる処理の高速化，モバイル・デバイスにおけるフラッシュROMやSSD（Solid State Drive）の活用などを想定している．

　また，プロセッサの設計についてFriedrich氏は，「従来のプロセッサの回路ブロックだけでなく，ASICスタイルの回路ブロックを組み合わせることが必要となっている」と述べた．そのようなアプローチはすでにIBM社で取り組んでおり，人手で配置・配線していた設計から「合成ベースのアプローチ」に移行しているという．IBM社ではカスタム・ブロックの数を制限し，パーティション（回路分割）の数を減らしてきた．「最新の設計では，回路ブロック数を約30%削減した．次の2世代で，階層的なパーティションの数を1/5～1/10に削減する計画」（Friedrich氏）．

　EDA技術への期待として，「設計者がイノベーションを起こせるよう，EDAツールによって生産性を上げる必要がある．そして私たちは，テクノロジや実装ではなく，特徴や機能の創造に力を注ぐべき」と，結論付けた．

●Ivy Bridgeは"切り貼り"で設計生産性を向上

　6月6日のキーノートの後半は，米国Intel社のアーキテクチャ・グループのプロジェクト・マネージャであるBrad Heaney氏が登壇し，"Designing a 22nm Intel Architecture Multi-CPU and GPU"というテーマで講演した．同氏は，「Intel社のIvy Bridgeは，"切り貼り"で作った．4種類のチップを一つずつ設計したくなかった．だから，まず一つのチップを設計して，そのほかのチップは一つ目のチップをもとに設計した」と語った．

　Ivy Bridgeのそれぞれの品種は，主にx86プロセッサとグラフィックス・エンジンの数で区別される．主となるチップは4＋2構成（x86プロセッサが四つ，グラフィックス・エンジンが二つ）である．このチップから二つのx86プロセッサを取り除き，フロアプランを調整して2＋2構成とした．また，これら2種類のチップからグラフィックス・エンジンを一つ取り除いて，4＋1構成と2＋1構成のチップを設計した．「このような方法で設計することにより，Ivy Bridgeのチップを立て続けにテープアウトできた．これは，われわれの設計生産性の鍵となる部分だ」（Heaney氏）．

　またHeaney氏は，マイクロプロセッサ設計の自動化の割合を示した．今後は，検証時間の短縮が設計生産性向上の鍵になるという．

●DACの歴史を振り返る

　6月7日に行われた三つ目のキーノートでは，台湾National Tsing Hua University（国立清華大学）教授のC. L. Liu氏が"My First Design Automation Conference -1982"というテーマで講演した．これまでのDACを振り返り，今後のDACへの期待を語った．

　C. L. Liu教授が初めてDACに参加したのは1982年のこと．米国ネバダ州Las Vegasで開催された第19回のDACだった．Mentor Graphics社のJ. R. Egan氏との共著で"Optimal Bipartitle Folding of PLA"という論分を発表した．この年は，米国Xilinx社のStephen Trimberger氏による"Riot-a Simple Graphical Chip Assembly Tool"や，米国Stanford University 教授のEdward J. McCluskey氏による"Verification Testing"，米国Cadence Design Systems社のChi-Ping Hsu氏による"A New Two-dimensional Routing Algorithm"などが発表された．1982年のDACでデビューし，現在も活躍している人たちが多いという．

　なお，来年，DACはGolden Jubilee（50年祭）を迎える．これまでの参加者数（出展社数）は，1964年が127人（0社），1982年が1,447人（7社），1992年が11,603人（132社），2002年が9,452人（205社），2012年が7,388人（206社）だった．