デバイス古今東西(18) ―― ムーアの法則の陰に隠れるもう一つの法則

山本 靖

 レントの法則(Rent's Rule)は電子回路設計という領域で発見された重要な現象ですが,ムーアの法則(Moore's Law)ほど有名ではありません.ムーアの法則は,予言したという事実がその実現をもたらしたという点で,電子業界で一定の貢献を果たしてきました.しかし,クロック周波数という概念を適用してからは,その解釈が破たんしつつあります.ここではまずレントの法則を解説し,次にその法則のFPGAへの適用事例について述べます.そして,この法則の派生研究から生じている萌芽の一つである配線長の予見性について触れます.

●レントの法則とは何か

 ムーアの法則は,コンピュータの歴史的な技術革新の一つの指標として解釈されてきました.はじめは「集積回路上のトランジスタの規模は技術の世代交代ごとに2倍になる」というものでした.1970年代には集積回路上のトランジスタの数は18カ月ごとに2倍になり,後にそれは2年ごとに,そして3年ごとにと修正されました.21世紀に入ってからは技術の世代交代ごとにクロック周波数が増大し続けることに対して引用されるようになりました.ただ,その解釈も今や適当ではありません.なぜなら,新しい技術の世代交代が起こってもクロック周波数はほぼ変わらなくなってきているからです注1

注1:配線内を移動する電子の信号が引き起こす遅延は,移動する配線距離に左右される.その配線遅延は,1990年後半にはトランジスタ遅延より大きな負荷となる存在となってしまった.さらにトランジスタのスイッチング速度は新しい技術の世代交代ごとに高速化する一方で,トランジスタ間の配線は相対的にそれを打ち消す以上の大きな遅延を誘発するようになった.つまり,配線遅延がクロック周波数向上の阻害要因となってしまったのである.

 レントの法則のレントは,米国IBM社の従業員であったE. F. Rentの名前に由来しています.1960年代にE. F. Rentは論理回路における端子の数と回路規模に関する社内メモを公開しました.その後1971年に,B. S. LandmanとR. L. Russoがモジュールの端子数の平均Tとそのモジュール内の論理ゲート数の平均Bの間に注目すべき関係があることを見出しました.その関係式(1)は以下の通りです.

   式1........(1)

 これがレントの法則です.比例係数tは論理ゲート当たりの平均端子数であり,指数pはレント係数です.このレント係数pはどういった含意を持つのでしょうか.式(1)の両対数をとると,レント係数pは両対数に対する線型係数となります.つまり縦軸を端子数の対数とし,横軸をゲート数の対数として表示したグラフの傾きがレント係数pとなります.

 図1はIBM3081のコンピュータを例として,半導体の機能分類ごとにゲート数と端子数の関係を示したグラフです(1*).SRAM(static RAM),マイクロプロセッサ,ASIC(Application Specific Integrated Circuit)のそれぞれのレント係数pは,0.12,0.45,0.50です.メモリは係数が低い一方,ASICは高いことに留意してください.レント係数pの最大値は1.0であり,1.0に近ければ複雑なトポロジ,すなわち複雑な配置配線構成になります.配線が短く配線数が少なくなればpの値は小さくなります.極端な例としてレント係数が0であるならば配線は1本ということです.なお,現実の世界で見られる各種コンピュータ内で用いられている論理回路のレント係数pは,0.47<p<0.75であるとの研究報告があります.

図1 レントの法則
出典:H. B. Bakoglu, J. D. Meindl; "A system-level circuit model for multi- and single-chip CPUs", ISSCC, pp.308-309, 1987

●FPGAの端子数の合理性をレントの法則で検証する

 FPGA(Field Programmable Gate Array)の回路規模は大規模化しています.回路規模が大きくなれば配線問題が複雑になることについては,以前のコラム「ドミナント・デザイン化したFPGAからは創造的破壊は生まれないのか?」で議論しました.しかし,その議論だけでは十分とは言えません.回路規模が大きくなれば半導体チップとして必要な入出力の端子の数も多くなるという議論が含まれていないからです.

 それではFPGAは,その回路規模に対してどの程度の入出力数があれば客観的に妥当であるといえるのでしょう.以下ではレントの法則を適用して,FPGAの入出力数の合理性について検証してみます.

 FPGAの回路のロジック・エレメントはルックアップ・テーブル(LUT:Look-up Table)なので,まずFPGAのロジック・エレメント数として横軸にLUTの数を置きます.次にFPGAの入出力数として,縦軸に回路の端子数を置きます.ここで,前に述べた論理回路のレント係数pが0.47<p<0.75であることが,FPGAにも適用できると仮定します.結果として,レント係数pの数字をまるめて0.5から0.7まで0.05刻みで想定したレント係数ごとの回路の端子数とロジック・エレメント数を図2に示します.FPGA製品としてレント係数pが,0.5<p<0.7のグラフの範囲にあるならば,その回路規模に対して合理的な端子数が割り出されます.これは実際に,あるFPGAベンダが採用している一つの考え方です.

図2 レント係数ごとのFPGAの入出力端子数と回路規模

 ここで,もう少し議論を深めてみます.まず回路規模がSize1の時にその端子数がIO1とし,Size2の時にその端子数がIO2とします.それぞれレントの法則の式(1)に代入すると,

   式2........(2)
   式3........(3)

となります.この式(2)と(3)から,

   式4........(4)

を導くことができます.

 レント係数pは1より小さいので,多くの半導体において式(4)の含意は,端子数の増加速度は回路規模の大きさの増加速度より遅いことになります.しかし,論理回路が対象であるならばレント係数pは0.5より大きいので,端子数の増加速度はその回路の周囲の長さの増加速度より速いことになります.つまり,ASICやFPGAなどの論理回路の場合には,回路規模が大きくなるにつれて,端子を確保する余裕がなくなります.

●事前に配線長を見積もる

 レントの法則から導き出される知見は,ゲート数が大きくなれば,その半導体チップ内の配線長の平均も増加すると推論できることです.この主張は,IBM社の従業員であったWilm Donathによる配線長の予見性として知られています.配線長は配線遅延に直接影響を及ぼす関係にあり,クロック周波数といった半導体チップ性能向上の阻害要因です.チップ実現前に,もっと言えば,システム・レベルの設計段階で配線長を正確に見積もっておくことが重要なのです.

 配線長の予見性とは,レントの法則を使って実配置配線を行う前に平均配線長と配線分布を予測するというものです.IBM社,Intel社,Cadence Design Systems社,各FPGAメーカなどがこの配線長の予見性について研究しています.この研究は,新しい技術の世代交代が起こる場合を想定して,その時の対象回路のクロック周波数,必要な配線層数,チップ面積,消費電力といった属性をより正確に見積もることにつながっています.

●FPGAでは回路規模の増大につれて端子を確保する余裕がなくなる

 レントの法則は,半導体チップの端子数とそのチップの回路規模の間にある一定の関係性です.一般に端子数の増加速度は回路規模の増加速度より遅くなります.ただし論理回路の場合には,端子数の増加速度は,その回路の周囲の長さ(回路を包む境界線の長さ)の増加速度より速いという現象があります.つまりASICやFPGAなどの論理回路の場合には,回路規模が大きくなるにつれて,端子を確保する余裕がなくなります.

 レントの法則から派生している研究領域は,配線長の予見性です.レントの法則の価値が,配線長の予見性という研究領域の中で明らかに有効であると認知されるようになるには,1990年代後半まで待たなければなりませんでした.

参考・引用*文献
(1*)H. B. Bakoglu, J. D. Meindl; "A system-level circuit model for multi- and single-chip CPUs", ISSCC, pp.308-309, 1987.

 

やまもと・やすし

 

◆筆者プロフィール◆
山本 靖(やまもと・やすし).半導体業界,ならびに半導体にかかわるソフトウェア産業で民間企業の経営管理に従事.1989年にVHDLの普及活動を行う.その後,日米で数々のベンチャ企業を設立し,経営責任者としてオペレーションを経験.日米ベンチャ企業の役員・顧問に就任し,経営戦略,製品設計,プロジェクト管理の指導を行っている.慶應義塾大学工学部卒,博士(学術)早稲田大学院.

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