デバイス古今東西(5) ―― ドミナント・デザイン化したFPGAからは創造的破壊は生まれないのか？

●FPGAに求められるイノベーションとは

　経済学的には技術革新，すなわちイノベーションは経済成長と富を形成させる上で大きな貢献がなされていると解釈されています．経済学者のJoseph A. Schumpeter以降，イノベーションに関する実証的研究は特に技術との関係性に注目して重ねられてきました．半導体という製品はまさにイノベーションの象徴的代表例の一つです．過去，全く新しい技術や考え方を取り入れて新たな価値を生み出し，社会的に大きな変化を起こしてきました．そして経済成長と富を形成してきました．つまり，半導体という製品にはイノベーションが欠かせません．しかし，現在，FPGAがドミナント・デザイン化しているのであれば，イノベーションの低減が一層進むと思われます．私はこの点がとても気がかりです．

　もちろん今，FPGAにイノベーションが全くないわけではありません．実際，2008年のFPGAの研究開発費におけるベンダの合計費用を見ると，およそ740百万USドルも費やされています．しかしそれらの多くは，「開発環境や設計ツールの革新」，「配線技術アーキテクチャ」，「微細化技術の先取り」，「低価格化」など，どちらかというと工程イノベーションへの追求に対する研究開発であり，製品イノベーションに直接大きな影響を及ぼすものとは必ずしも言えません．
 

　むしろ，FPGAに求められているのは製品イノベーションであり，例えば，破壊的技術のFPGA半導体素子のアーキテクチャがその一つとして考えられます．FPGAの破壊的技術の萌芽については，別の機会で述べたいと思います．

●イノベーション低減でもたらされるユーザ視点から見た問題点

　では，破壊的技術の不在とドミナント・デザインの定着からもたらされるFPGAユーザの問題とは何でしょう．イノベーションの低下の原因が伝統的なFPGA半導体素子の基本構造の継承にあるとするなら，ユーザ視点から見た問題点とは，1) FPGAの配線領域の増大がチップ価格を押し上げていること，2) タイミング収束の問題が容易に解決しないこと，そして 3) コンパイル時間が容認困難なほど長期化していること，の三つに整理できます．この三つの問題について以下に述べます．

●配線領域の面積と設計要素の増大がチップ価格を押し上げる

　伝統的なFPGAは，前述の通りロジック・エレメントを構成要素とする直交型の配線網を持っています．近年，FPGAは大規模化の傾向にあり，300万ゲートを越えるFPGAも登場しています．FPGAが大規模化すれば，すなわちロジック・エレメントの数が多くなれば，ロジック・エレメント間を配線するのに必要な配線資源も指数関数的に大きくなっていきます．従って，現行のFPGAは配線資源不足の課題を克服するために，配線経路領域を大きめにとる傾向にあり，それによりチップ面積が増加しています．実際，100万ゲート規模のFPGAは，そのチップ面積の90%近くが配線経路領域で占められています． 

●タイミング収束の問題が容易に解決しない

　信号伝播の遅延の大半が素子間の配線に起因するため，その経路や長さを最適化し制御できないと，所望の高速動作が不可能となってきています．この問題は「タイミング収束」と呼ばれています．FPGAを用いて回路設計を行う設計者にとっては昨今，最も負荷のかかる業務の一つです．この問題もFPGAの配線に起因しています．

　タイミング収束の問題に陥ると，要求仕様に基づく動作速度を持つ出力結果が得られるまで設計回路の修正が繰り返されます．つまり早期に適切な設計解を導出しない限り，無駄に時間が浪費され，開発コストが増大します．この問題はFPGAのゲート規模が大きくなるほど顕著となっています．FPGAの開発期間短縮のためには，タイミング収束にかかわる設計工数の削減を図る必要があります．

●配線の複雑化によってコンパイル時間が長期化

　FPGAベンダの配置配線ツールの実行時間を，ここでは「コンパイル時間」と呼ぶことにします．コンパイル1回当たりの処理時間は，場合によっては1昼夜を超えることもあります．FPGAのゲート規模が大きくなるほど1回当たりのコンパイル処理の負荷も大きくなります．そしてコンピュータに搭載するメモリ空間も十分に用意する必要があります．数百万ゲート規模であれば，少なくとも2G（10億）バイトは必要とされています．

　コンパイルが1回で終了するとは限りません．むしろ上記で述べたタイミング収束の問題と関連します．配置配線ツールが出力する結果が想定していた要求仕様を満足しない場合，受容できる範囲での制約条件の再設定，あるいは設計回路そのものの修正変更を行って再コンパイルを行います．再コンパイルの回数が増えることで，設計の負荷が大きくなります．1回当たりのコンパイル時間，ならびにコンパイルの回数は，FPGAの設計工程において大きな影響を与える負荷の一つです．複雑な配線の問題を解く処理は，限界に近づいています． 

　2009年現在のFPGAは，格子型構造という基本構造の継承と周辺製品のベンダ間による同質化という進化の過程で形成された標準仕様となっています．つまりFPGAは，Utterbackの言うドミナント・デザインになっていると言えます．このドミナント・デザインが定着した結果，FPGA市場の寡占化が進み，FPGAのイノベーションが少なくなりつつあります．

◆筆者プロフィール◆
山本　靖（やまもと・やすし）．半導体業界，ならびに半導体にかかわるソフトウェア産業で民間企業の経営管理に従事．1989年にVHDLの普及活動を行う．その後，日米で数々のベンチャ企業を設立し，経営責任者としてオペレーションを経験．日米ベンチャ企業の役員・顧問に就任し，経営戦略，製品設計，プロジェクト管理の指導を行っている．慶應義塾大学工学部卒，　博士（学術）早稲田大学院．