デバイス古今東西(32) ―― 寸法スケーリング法則に縛られない高性能化,ジャンクションレス・トランジスタに注目

山本 靖

tag: 半導体

コラム 2011年12月28日

 2011年10月24日,台湾のTSMC(Taiwan Semiconductor Manufacturing Co.)は,28nmプロセスの量産用ウェハを同社の顧客に出荷したことを発表しました(TSMCの発表資料はこちら).同社は,量産出荷は業界で初めてであると主張しています.28nmプロセスをその顧客が量産に利用するテープアウトの数は既に80を超え,40nmのそれに比べておよそ2倍だということです.

 28nmを利用する顧客は,まず米国Altera社です.すでに18年という長期に渡る協業を継続しています.また,Altera社の競合である米国Xilinx社もほかのシリコン・ファウンドリからTSMCに移ってきました.そのほか,米国AMD(Advanced Micro Devices)社のGPU部門,米国NVIDIA社のGeForce部門,米国Qualcomm社のスマートフォン用プロセッサ部門も同社の28nmプロセスを利用するそうです.この28nmプロセスの大きな特徴は,HKMG(高誘電率ゲート絶縁膜とメタル・ゲート電極の組み合わせ)という「テクノロジ・ブースタ」が用いられていることです.

 

●寸法スケーリング法則とテクノロジ・ブースタ

 最小加工寸法が100nm以上の時代には,チャネル長の縮小あるいはゲート酸化膜の薄膜の微細化が,単純に消費電力を比例縮小し,性能を向上することにつながりました.これを寸法スケーリング法則と言います.ところが28nmプロセスでは,通常のスケーリング法則に従ったゲート絶縁膜厚ではトンネル電流が著しく大きくなり,十分に性能を上げることが困難になっています.ここで,寸法スケーリング法則という従来の概念を超えてMOSFETの高性能化を実現できる新材料や新構造などの技術概念をテクノロジ・ブースタと呼んでいます(1).本コラムでは,テクノロジ・ブースタの一つであるジャンクションレス・トランジスタについて述べます.

 テクノロジ・ブースタにはどういった候補があるのでしょうか.高誘電率ゲート絶縁膜,メタル・ゲート電極以外には,超薄膜SOI構造,ダブルゲート構造,3次元Fin構造,メタル・ソース/ドレイン電極構造,ナノワイヤ構造,バリスティック輸送の利用などが検討されています.これらの技術を投入しながら,性能向上を実現する時代に入っています.

 

●「ジャンクションレス・トランジスタ」にTSMCとIntelが着目

 半導体技術を競う国際会議ISSCC(International Solid-State Circuits Conference)の2011年の総会において,TSMC R&D VP兼CTO のDr. Jack Sun氏が,「Beyond the Horizon:The Next 10x Reduction in Power - Challenges and Solutions;(地平線の彼方:今後の消費電力10倍低減? 難問と解決策)」と題する講演を行いました.そこでは人間の脳と最先端半導体チップの対比について言及していました.

 人間の脳は3次元構造です.1000億個ほどの神経細胞で構成されています.これは1兆個のトランジスタに相当し,20Wを消費しているとのことです.一方,現時点で30億個相当のトランジスタを持つ最先端半導体チップは2次元構造であり,200Wを超える消費電力があるとのことです.つまり半導体の消費電力という問題点をあらためて指摘し,「その解の一つは新しいトランジスタのアーキテクチャを設計することである」と述べています.

 Sun氏は,単体トランジスタに複数のゲートを用いるFinFETと呼ばれる技術を例証していました.この技術はマルチゲート・トランジスタとか,ジャンクションレス・トランジスタと呼ばれています.同氏は「研究者たちはFinFETについて多大な研究を続けてきました.TSMCは,次世代CMOSにそれを利用することを望んでいます」と述べています.

 Intel社も,ジャンクションレス・トランジスタについて研究を進めていることが知られています.2010年にはアイルランドCork大学のTyndall National Instituteと,3年間にわたるジャンクションレス・トランジスタの商業開発を目的とした共同開発契約を締結しています.2011年9月9日付けの論文誌「IEEE ELECTRON DEVICE LETTERS」では,26nmプロセスで製造されたジャンクションレス・トランジスタを用いて,通常のトランジスタと対比した実証論文を出しています.OFF状態の漏れ電流が同一のときには,ジャンクションレス・トランジスタは,適度にチャネルに不純物がドープされたときに,よりチャネル移動度が改善され,より低いゲート静電容量を示したとのことです(2)

 

●pn接合からの脱却

 上述の通り,ジャンクションレス・トランジスタは,TSMCとIntel社の両者が共通に注目しているテクノロジ・ブースタの一つです.この研究を進める背景には,ナノスケールの微細化とともに,MOSトランジスタの不純物分布の精密制御が非常に難しくなってきている現状があります.ここで逆転の発想として,pn接合(ジャンクション)を用いないトランジスタが提案されたのです(3)(4).それがジャンクションレス・トランジスタ(junctionless transistor)です.ソース,チャネル,ドレインのすべての領域を同一の極性を持つ半導体で構成します(図1(5*)

 

図1 N型ジャンクションレス・トランジスタの断面図(出典:参考文献(5))

 

 OFF状態を実現するには,ゲート静電制御力の高いデバイス構造が必須となります.そこで,FinFETやナノワイヤFETと組み合わせた研究が主流となっています(6).シリコン・ワイヤを取り囲むゲート電極を含む構造が代表例です(図2(5*).製造は比較的容易と言われています.先のIntel社の契約締結先であるアイルランド Cork大学のTyndall National Instituteが,ジャンクションレス・トランジスタの基本特許を保有しています.

 

図2 ジャンクションレス・トランジスタの3次元斜視図(出典:参考文献(5))

 

●フラッシュROMへの適用可能性も

 日本の半導体メーカはファブライト(第20回のコラムを参照)に向かい,ナノスケールのCMOSロジックLSIファブ製造の内製化を推進する方向にはありません.学術的な基礎研究を除けば,この領域で商業化を期待する研究は困難となっています.しかし日本には,まだDRAMとフラッシュROMのファブ製造が残っています.20nmプロセス以下のNAND型フラッシュROMに対して上記のジャンクションレス・トランジスタを推す意見(7)もあり,その適用可能性は十分にあります.

 

 

参考・引用文献
(1)土屋 英昭(神戸大学大学院 工学研究科 電気電子工学専攻 ナノ構造エレクトロニクス研究室);「光デバイス工学特論テキスト」,2011年9月改訂.

(2)R. Rios, A. Cappellani, M. Armstrong, A. Budrevich, H. Gomez, R. Pai, N. Rahhal-orabi, and K. Kuhn; "Comparison of Junctionless and Conventional Trigate Transistors With Lg Down to 26 nm", IEEE ELECTRON DEVICE LETTERS, VOL. 32, NO. 9, SEPTEMBER 2011.

(3)C.-W. Lee, A. Afzalian, N. D. Akhavan, R. Yan, I. Ferain, and J.-P. Colinger; "Junctionless multigate field-effect transistor", Appl. Phys. Lett., vol. 94, 053511, Feb. 2009.

(4)J.-P. Colinger, C.-W. Lee, A. Afzalian, N. D. Akhavan, R. Yan, I. Ferain, P. Razavi, B. O'Neill, A. Blake, M. White, A.-M. Kelleher, B. McCarthy, and R. Murphy; "Nanowire transistors without junctions", Nature Nanotech., vol. 5, pp. 225-229, Mar. 2010.

(5)Inventor: Jean-Pierre Colinge, University College Cork, National University of Ireland; Junctionless Metal-Oxide-Semiconductor Transistor, United Patent Application Publication, Pub. No.:US2010/0276662A1, Nov. 4. 2010.

(6)P. Razavi, N. D.-Akhavan, R. Yu, G. Fagas, I. Ferain, J.-P. Colinge;
"Investigation of short-channel effects in junctionless nanowire transistors, Extended Abstracts of Int'l Conf. on Solid State Devices and Materials (SSDM11)", Nagoya, pp. 106-107, 28-30 Sep., 2011.

(7)Sung-Jin Choi, Dong-Il Moon, Sungho Kim, Jae-Hyuk Ahn, Jin-Seong Lee, Jee-Yeon Kim, and Yang-Kyu Choi; "Nonvolatile Memory by All-Around-Gate Junctionless Transistor Composed of Silicon Nanowire on Bulk Substrate", IEEE ELECTRON DEVICE LETTERS, VOL. 32, NO. 5, MAY 2011.

 

やまもと・やすし

 

◆筆者プロフィール◆
山本 靖(やまもと・やすし).半導体業界,ならびに半導体にかかわるソフトウェア産業で民間企業の経営管理に従事.1989年にVHDLの普及活動を行う.その後,日米で数々のベンチャ企業を設立し,経営責任者としてオペレーションを経験.日米ベンチャ企業の役員・顧問に就任し,経営戦略,製品設計,プロジェクト管理の指導を行っている.慶應義塾大学工学部卒,博士(学術)早稲田大学院.

 

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