メモリIPへの要求は面積から製造容易性や信頼性にシフト　――Mosys社がエラー訂正機能を組み込んだ1T-SRAM製品を発売

　システムLSI向けのメモリIPコアをライセンスしている米国Mosys社は，今年（2002年）の初めに，エラー訂正機能を組み込んだメモリ・コア「1T-SRAM-R」を発表した．同社は，DRAMと同じメモリ・セル構造（1トランジスタ，1キャパシタ）をとりながら，SRAMと同程度のアクセス速度，およびSRAMと同じ仕様のインターフェースを備えるメモリ・コア「1T-SRAM」を開発しているIPベンダである．1T-SRAMは，例えば家庭用ゲーム機「NINTENDO GAMECUBE」や通信機器などに採用されている．

　同社によると，半導体製造技術の微細化が進むにつれて，メモリ・コアの占有面積の問題よりも，製造容易性や信頼性の問題のほうが重要になってくるという．ここでは，同社 Vice President/General Manager, Intellectual PropertyのMark-Eric Jones氏（写真1）に1T-SRAM-R製品の概要について聞いた．

[写真1] 米国Mosys社 Vice President/General Manager, Intellectual PropertyのMark-Eric Jones氏

――1T-SRAM-Rとは？

Jones氏　1T-SRAMのメモリ・セルにエラー訂正回路を埋め込んで，歩留まりや信頼性を向上させた製品だ．弊社ではこの技術を"Transparent Error Correction"と呼んでいる．データ32ビットに対して，エラー訂正用の6ビットを付加する．エラー訂正にはハミング符号を利用している．

――なぜ，歩留まりや信頼性に着目したのか？

Jones氏　システムLSIでは，チップ上のメモリ・コアの占有面積が急激に増えている．米国SIA（Semiconductor Industry Association）がまとめているITRS（International Technology Roadmap for Semiconductor）によると，0.13μmルールのシステムLSIの場合，チップ全体の52％をメモリ・コアが占めているという．この比率は年々上昇し，2014年の35nmプロセスではチップ全体の94％に達すると予測されている．すなわち，今後はメモリ・コアの製造品質が上がらないと，システムLSI全体の製造品質が上がらないことになる．

――エラー訂正機能を組み込むことで，コアの面積はどのくらい増えるのか．

Jones氏　面積のオーバヘッドはない．従来の1T-SRAMのビット・セルには，まだサイズを縮小する余地（マージン）があった．そこで，ビット・セルのサイズを従来より20％縮小し，エラー訂正用のビットを追加しても，全体のメモリ・ブロックのサイズが大きくならないようにした．また，エラー訂正回路をメモリ・ブロックの内部に置き，インターフェースを従来の1T-SRAMと同じ仕様にした．つまり，ユーザは，エラー訂正機能のことをまったく意識せずに1T-SRAM-Rを利用できる．これがTransparent（透過的な）Error Correctionという名前の由来だ．

――メモリの歩留まりを改善する方法として，あらかじめ冗長ビットを組み込んでおき，レーザを使ってリペア（修復）する方法が利用されている．こうした方法と比べて，Transparent Error Correctionにはどのような利点があるのか？

Jones氏　リペア・プロセスは，面積の増加が少なく，経済的に製造品質を高めることのできる方法である．しかし，例えば間欠的に発生する欠陥などには対応できない．このほか，エラー訂正回路を外付けする方法もある．この方法だとTransparent Error Correctionと同等の製造品質を実現できるものの，占有面積が大きくなる．

――製造品質とは具体的に何のことか？

Jones氏　メモリ・コアの場合，「歩留まり」，「信頼性」，「ソフト・エラー発生率」の三つが製造品質の基準になる．1T-SRAMは通常のSRAMよりサイズが小さいので，メモリ容量当たりの歩留まりは自然に高くなる．

　信頼性については，台湾のファウンドリ企業であるTSMC（Taiwan Semiconductor Manufacturing Co.）といっしょに調査した．1,000時間のHTOL（高温動作寿命試験）とHAST（加速ストレス試験）をパスした．

　ソフト・エラーは，半導体材料やパッケージ材料に含まれるアルファ線が原因で発生する誤動作のことだ．宇宙線が原因になることもある．従来はDRAMにおいて問題となっていたが，最近ではSRAMでも問題となってきている．Transparent Error Correctionを利用すると，製造プロセスが0.13μmルール，動作周波数が200MHzのとき，ソフト・エラー発生率は10FIT（failure in time）/Mビット未満になった（1FITは，1デバイスにつき約10万年に1回の割合でエラーが発生することに相当）．これは従来の1T-SRAMのソフト・エラー発生率より2けた程度低い．通常のSRAMと比べると，その差はさらに大きい．エラー訂正以外の方法でこの数字は実現できない．

――すでにライセンスを受けた企業はあるのか？

Jones氏　Motorola社とPhilips社にライセンスした．また，企業名は明かせないが，携帯電話についての三つのプロジェクトが進行中である．非常にメジャーな会社だ．

参考URL
・米国Mosys社のホームページ