デバイス古今東西(23) ―― 放射線によるソフト・エラー：組み合わせ回路の脆弱性問題

　先般，外資系半導体メーカの米国人の知人からビジネス開発の依頼を受けて，ある日本の通信系大手のシステム・メーカとの商談に出席しました．ある程度の商談が進んだあと，半導体デバイスの信頼性問題の一つである，耐放射線に関する技術的な質問を受けました．

　その際，1980年代初頭に当時の東京大学宇宙科学研究所（宇宙研）に納品した米国RCA社製耐放射線用CMOSロジック，ならびにSRAMのビジネスにかかわったことを思い出しました．宇宙開発事業団（NASDA）と宇宙研が統合する前の話です．納品したSRAMは1Kビットほどの容量で，SOS（Silicon on Sapphire）というサファイア基板を使っていました．SOS基板は，1980年ごろのCMOSで特有のラッチアップ問題を低減させた，耐放射線に強いシリコン基板の一つです．当時の三大衛星メーカの一つであったRCA社製の人工衛星でも実証されていた製品です．軍事物資に応用できるので，米国政府は輸出を制限していたデバイスでした．

　何よりも単価が一般の商用製品と比して高額でした．500～1000倍程度の価格差だったことを記憶しています．当時のミリタリ・スペック883クラスSでは，レントゲン写真による目視検査や，初期不良を取り除くためのバーンイン（burn-in）をはじめ，耐放射線で最も厳しいスクリーニングと認定が行われていました．

　特殊用途において耐放射線の需要があることは認識していましたが，昨今はメモリ・デバイスや順序回路の論理デバイスのみならず，一般の組み合わせ回路の論理デバイスにも問題提起されていることを知りました．

●ソフト・エラー耐性と付帯的コストの問題

　上記で述べた半導体デバイスの信頼性問題は，ソフト・エラーの問題です．一般にソフト・エラーとは，エレクトロニクスやソフトウェア・プログラムなどの信号やデータ上で生じる誤りを指します．その原因は，設計あるいは製造上の誤謬（ごびゅう），破壊，経年変化による故障，あるいは放射線による一過性の不良などさまざまです．ここでは，放射線による一過性の故障をソフト・エラーと定義して，話を進めます．

　放射線による一過性の不良は，放射線の中のアルファ線等高エネルギーを持つ粒子がメモリのセル内のデータを書き換えたり，あるいは論理の信号を変動させて信号値を反転させる現象です．リセットすれば正常な動作に戻ります．この故障は，過渡故障（Transient Fault）あるいはSEU（Single Event Upset）と呼ぶこともあります．

　一般にCMOSデバイスは，そのプロセスの微細化が進み，供給電源も低減すると，低エネルギーの放射線であってもソフト・エラーの出現がより高い頻度で引き起こされることが知られています．ソフト・エラー耐性を上げようとすると，副作用として，チップ面積などで大きな付帯的コストが生じることが多くなります．前述のようにSOS基板を利用すればチップ面積には影響を及ぼしませんが，SOS基板は普通のシリコン基板とは比較にならないほど高価です．つまり，放射線によるソフト・エラー耐性は，付帯的コストの問題を招来させるのです．

●組み合わせ回路のソフト・エラー率が大きな問題に

　半導体デバイスの中でも，SRAMはソフト・エラー耐性が低いと言われてきました．SRAMほどではありませんが，論理デバイスの順序回路もその耐性が低いと考えられています．フリップフロップ，ラッチ，カウンタで代表される順序回路の素子は，出力を決定づける内部状態を保持しており，保持された論理値が放射線により簡単に論理値が反転します．

　しかし昨今，論理回路における組み合わせ回路で発生するソフト・エラーをより大きな問題としてとらえる傾向にあります．例えば，Shivakumarなど^（1）の研究によれば，1992年から2011年の間でプロセスの微細化が進むにつれて，SRAMのソフト・エラー率はぼぼ変わらないのに対して，ロジック半導体の組み合わせ回路では，そのエラー率は10の9乗のオーダで大きくなり，SRAMのそれを逆転すると予想しました（図1）．この数値は，当時のDEC Alpha 21264プロセッサをモデルとして将来のチップのSERを計算したデータです．ただ，杉原真^（2）によれば，このモデルはSRAMのチップ占有率が一定であることやエラーのモデルの取り扱いなどを理由として，SRAMのソフト・エラー率が追い付く時期は， Shivakumarなどが予測したデータより後になるだろうと指摘しています．

図1　SRAM，ラッチ，組み合わせ回路のソフト・エラー率^（1*）

　なお，図1の縦軸に記されているソフト・エラー率（SER：Soft Error Rate）は，そのデバイスがソフト・エラーに遭遇する尺度です．故障を表す尺度は，MTBF（Mean Time Between Failures）あるいはFIT（Failures-In-Time）が知られています．MTBFは平均故障寿命として頻繁に利用されますが，単位は時間ではなく年（year）を用います．FITの単位は時間（hour）であり，総動作時間当たりの故障数を表します．SERでは時間（hour）を基軸としたFITを利用するのが一般的です．1FITは，デバイスを動作させて10億時間（10の9乗）の期間で一つのエラーが出現することを表します．ただ，こういったデータの収集では特定の1個の製品に注目して実験したものではありません．統計学的見地から標本抽出（サンプリング）をしています．

●組み合わせ回路のソフト・エラーのメカニズムと現況

　高エネルギーを持った粒子がSRAMのセル内の高感度領域に衝突すると，蓄積された電荷がそのセルに保存されている値を反転させるのに必要な電荷量を超えてしまい，ソフト・エラーを引き起こします．

　SRAMのソフト・エラー対策としては，エラー符号化訂正（ECC：Error Correction Code）によるエラーの検出と訂正機能が講じられています．ほかにも前述したSOS基板を始め，さまざまな技術が適用されています．順序回路の論理デバイスに対しては，主として回路に冗長性を持たせて誤動作を防いでいます．一方，組み合わせ回路の論理デバイスは，昨今急激にソフト・エラー耐性が低くなりつつあるものの，そのエラーを低減させる安価な対策はまだ十分把握されていません^（3）．

　組み合わせ回路では，放射線を起因とした電圧の瞬時過渡現象（voltage transient），例えば電圧スパイクが回路上のすべてのノード上で生じる可能性があります．この電圧スパイクは論理ゲートを介し，順序回路の素子でラッチ（値が保持されること）されることで，ソフト・エラーが伝播されます．しかし，組み合わせ回路上にのった電圧スパイクが伝播しラッチされることを封じる三つのマスク効果があります^（1）． 論理的マスク効果（logical masking），ラッチ・ウィンドウ・マスク効果（latch window masking），そして電気的マスク効果（electrical masking）です^注1．

注1：論理的マスク効果は，ゲートの入力の一つがステート状態を制御できるときにその効果が発揮される．例えば，NANDゲートの論理回路上で，電圧スパイク・パルスの影響を受けていない入力の一つが0であれば，ソフト・エラーはブロックできる．ラッチ・ウィンドウ・マスク効果は，順序回路のラッチの入力へ到達した，高エネルギー粒子の衝突で生じるパルスが，クロック遷移の時間によってはラッチされない場合，その効果が有効となる．電気的マスク効果はSERの見積もりに重要な役割を果たすが，まだ高精度のモデル構築に至っていない．

　この三つのマスク効果が働かないときに，組み合わせ回路上でソフト・エラーが生じます．現時点で，このエラーを低減させる安価な対策が十分把握されていないので，組み合わせ回路のソフト・エラー率に向けた高速で高精度の解析技術が求められています．中でもソフト・エラー脆弱性見積もり技術はいくつか提案されつつあります．

参考・引用*文献

（1*）P. Shivakumar et al., "Modeling the effect of technology trends of the soft error rate of combinational logic," Proc. International Conference on Dependable Systems and Networks, pp. 389-398, Bethesda, MD, June 2002.

（2）杉原真, "ヘテロジーニアスマルチプロセッサのソフトエラー脆弱性を低減するタスクスケジューリング技術," 電子情報通信学会技術報告, Vol. 107, No. 506, pp. 7-12, 沖縄, 2008年3月

（3）Feng Wang; et al. "Soft Error Rate Analysis for Combinational Logic Using An Accurate Electrical Masking Model" VLSI Design, 2007. Held jointly with 6th International Conference on Embedded Systems., 20th International Conference on Issue Date: 6-10 Jan. 2007

やまもと・やすし

◆筆者プロフィール◆
山本 靖（やまもと・やすし）．半導体業界，ならびに半導体にかかわるソフトウェア産業で民間企業の経営管理に従事．1989年にVHDLの普及活動を行う．その後，日米で数々のベンチャ企業を設立し，経営責任者としてオペレーションを経験．日米ベンチャ企業の役員・顧問に就任し，経営戦略，製品設計，プロジェクト管理の指導を行っている．慶應義塾大学工学部卒，博士（学術）早稲田大学院．