Lattice，高速シリアル・インターフェース対応のFPGAファミリと低コストFPGAファミリを発売

　米国Lattice Semiconductor社は，最大3.4Gbpsのシリアル・インターフェースに対応するFPGAファミリ「LatticeSC」と低価格のFPGAファミリ「LatticeECP2」を発売した．プログラム素子はSRAMセル．LatticeXPファミリなどとは異なり，コンフィグレーション・データ格納用のフラッシュ・メモリは内蔵していない．

　LatticeSCは，約15,200～115,200個の4入力LUT（ルックアップ・テーブル），56～424個の18Kビット・メモリ・ブロック，最大で3.4Gbpsに対応する4～32個のSERDESブロック，8個のアナログPLL(phase-locked loop），12個のディジタルPLL（DLL）などを持つ．高速シリアル・トランシーバは，PCI ExpressやギガビットEthernet，Serial RapidIOなどの規格に対応する．また，プロトコル処理のための回路を内蔵する．

　LatticeSCは，約5万ゲート規模のハード・マクロを複数搭載できる構造になっているという．例えば，PCI ExpressのMAC（media access control）機能やDDR SDRAMコントローラなどのハード・マクロを組み込める．これらの機能を搭載する製品は「LatticeSC-M」として発売される予定．

　富士通の90nmのCMOSプロセスで製造する．電源電圧はコア電圧が1.0～1.2V．「LatticeSC25」のサンプル出荷は2006年第1四半期から，量産出荷は2006年第2四半期から開始する．

　LatticeECP2は，約6,000～68,000個の4入力LUT，3～56個の18Kビット・メモリ・ブロック，3～22個のDSPブロックなどを持つ低コストFPGAである．一つのDSPブロックは，36×36ビットの乗算器と加減算/積算器で構成される．この乗算器は，4個の18×18ビット乗算器や8個の9×9ビット乗算器としても利用できる．「LatticeECP2-50」のサンプル出荷は2006年第1四半期から開始する．

[表1] LatticeSCの概要

[表2] LatticeECP2の概要