Cadence，最大2.56億ゲートの回路を検証できる論理エミュレータを発売

　米国Cadence Design Systems社は，最大2.56億ゲートの回路を検証できる論理エミュレータ「Incisive Palladium II」を発売する．対応できる回路規模が，同社の従来機種（Incisive Palladium）の2倍になった．一方，I/O数は従来機種の約7倍に，筐体の外形寸法は約1/3になった．システム・クロックの動作周波数は600kHz～1.2MHz程度．

　ユーザは，RTL（register transfer level）データを入力する．例えば，450万ゲートの回路を論理エミュレータに展開する際の処理時間（コンパイル時間）は15分～33分程度だったという．設計データの入力言語として，Verilog HDL，SystemVerilog，VHDLに，テストベンチの入力言語（またはライブラリ）として，Verilog HDL，SystemVerilog，VHDL，SystemC，SCV（SystemC Verification Library），C/C++，e言語（米国Verisity社の検証言語）に対応している．

　今回，768個のカスタム・プロセッサを内蔵するASICを2個，16MバイトのDDR（double data rate）SDRAMを8個搭載するマルチチップ・モジュールを新たに開発した．ASICは，実効ゲート長が70nmのCMOSプロセスで製造した．一つのマルチチップ・モジュールが模擬する論理回路の規模は約450kゲート．従来機種では256プロセッサを内蔵するASICを1個，32MバイトSDRAMを2個，1MバイトSRAMを1個搭載するマルチ`ップ・モジュールを利用オていた（ASICは，実効Qート長が0.12μmのCMOSプロセスで製造）．実装密度が向上したことにより，論理エミュレータの大容量化や小型化が可能となった．

　このほか，トランザクション・ベースの検証を行うための論理エミュレータ用インターフェース規格であるSCE-MI（Standard Component Emulator-Modeling Interface）に対応している．また，複数のユーザが論理エミュレータを共有して利用できる機能を備えている．同時に利用できるユーザ数は最大32（従来機種は最大16）．

　すでに特定ユーザへの出荷を開始している．2004年第4四半期には，一般ユーザへの出荷を開始する．

[写真1] Incisive Palladium IIの外観（一つの筐体は1,600万ゲートの回路に対応し，最大16個の筐体を接続できる）

[写真2] Incisive Palladium IIが内蔵しているマルチチップ・モジュール