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Lattice，入力信号数が68の論理ブロックを内蔵する2.5V動作のCPLDを発売
ニュース 2002年6月4日
米国Lattice Semiconductor社は，入力信号数が68の論理ブロックを内蔵する2.5V動作のCPLD「ispMACH 5000B」ファミリを発売する．マクロセル数が128～512の4品種を用意する（表1）．今回は，その最初の製品として，マクロセル数が256の「ispMACH5256B」を出荷した．
ispMACH5256BのI/O数は92～144である．I/Oインターフェースは，LVTTLや1.8/2.5/3.3VのLVCMOS，SSTL，HSTL，GTL，PCIなどに対応している．ピン間の伝播遅延時間は4.0ns，最大動作周波数は250MHzである．設計ツールとしては，同社の「ispLEVER」を利用する．
ispMACH5256B以外の製品は，2002年第3四半期に発売される予定．
[写真1] ispMACH5000Bの外観
[表1] ispMACH5000Bファミリの概要（現在ispMACH5256Bのみ出荷中）
製品名
マクロセル数
最大動作周波数（MHz）
ピン間の伝播遅延時間（ns）
I/O数（パッケージ）
（128TQFP）
144（208PQFP）
144（256fpBGA）
186（256fpBGA）
196（256fpBGA）
256（484fpBGA）
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