組み込みネットニュース　Lattice，入力信号数が68の論理ブロックを内蔵する2.5V動作のCPLDを発売　2002.6.4

トップ　>　ニュース　>　2002.6　>　2002.6.4_02

Lattice，入力信号数が68の論理ブロックを内蔵する2.5V動作のCPLDを発売

　米国Lattice Semiconductor社は，入力信号数が68の論理ブロックを内蔵する2.5V動作のCPLD「ispMACH 5000B」ファミリを発売する．マクロセル数が128～512の4品種を用意する（表1）．今回は，その最初の製品として，マクロセル数が256の「ispMACH5256B」を出荷した．

　ispMACH5256BのI/O数は92～144である．I/Oインターフェースは，LVTTLや1.8/2.5/3.3VのLVCMOS，SSTL，HSTL，GTL，PCIなどに対応している．ピン間の伝播遅延時間は4.0ns，最大動作周波数は250MHzである．設計ツールとしては，同社の「ispLEVER」を利用する．

　ispMACH5256B以外の製品は，2002年第3四半期に発売される予定．

[写真1] ispMACH5000Bの外観

[表1] ispMACH5000Bファミリの概要（現在ispMACH5256Bのみ出荷中）

製品名	5128B	5256B	5384B	5512B
マクロセル数	128	256	384	512
最大動作周波数（MHz）	275	250	225	200
ピン間の伝播遅延時間（ns）	3.5	4.0	4.5	5.0
I/O数（パッケージ）	92（128TQFP）	92 （128TQFP） 144（208PQFP） 144（256fpBGA）	156（208PQFP） 186（256fpBGA）	156（208PQFP） 196（256fpBGA） 256（484fpBGA）

■価格
8ドル（大量購入時の単価）
■連絡先
ラティスセミコンダクター株式会社
TEL: 03-3342-0701
URL: http://www.latticesemi.co.jp/

参考URL
●	Lattice社の発表資料（英語）

過去の関連記事
●	Lattice，電源電圧1.8V，静止時の消費電流1m～3mAのCPLDを発売
●	Lattice，3.3Vで動作する伝播遅延時間2.5～3.5nsのCPLDを発売

トップ　>　ニュース　>　2002.6　>　2002.6.4_02