標準化組織がVHDLの改訂に着手，検証記述の取り扱いを模索中 ――Electronic Design and Solution（EDS）Fair 2006
2006年1月26日～27日，パシフィコ横浜（神奈川県横浜市）にて，LSIの設計自動化技術に関する展示会「Electronic Design and Solution （EDS） Fair 2006」が開催された（写真1）．こうした展示会では，標準化活動や各社の製品のロードマップが紹介されることが多い．例えば本展示会では，LSI設計言語などの標準化・普及推進組織であるAccelleraが，VHDLやテスト容易化設計に関する標準化のロードマップを発表した．また，昨年，一昨年に続いて，C++やSystemCをベースとするLSI設計関連のツールのデモンストレーションを行うブースが目立っていた．
(a) 会場入り口（※写真をクリックすると拡大できます）
(b) 会場内の特設ステージのようす
[写真1] Electronic Design and Solution （EDS） Fair 2006の会場風景
2006年1月26日～27日，パシフィコ横浜で開催された．
●VHDLやテスト容易化設計の標準化に取り組む
昨年（2005年）は，PSL（Property Specification Language）やSystemVerilog，SystemCが相次いでIEEE標準となり，設計言語の標準化に勢いがあった1年だった．今年は，唯一取り残されていたVHDLについて，動きがありそうだ．
LSI設計言語やEDA関連の標準化に取り組んでいるAccelleraは，2006年の標準化活動のロードマップを示した．
まず，VHDLについて，言語仕様やVHPI（VHDL用PLI）の問題点の修正に取り組む．また，SystemVerilogのように，VHDLの中でアサーション記述やテストベンチ記述を取り扱う方法を現在検討しているという．改訂版VHDLの仕様を，Accelleraは「VHDL 1.0」と呼んでいる．VHDL 1.0は2006年6月までに確定するという．Accelleraが策定した仕様にもとづいて，IEEEでもIEEE Std 1076の改訂を進めるもよう．VHDL 1.0の策定は，ツール・ベンダである米国Cadence Design Systems社，米国Mentor Graphics社，米国Synopsys社や，ユーザである米国IBM社，フィンランドNokia社，米国Rockwell Collins社などが主導で進めている．
次に，テスト・パターンに関するインターフェース仕様「OCI（Open Commpression Interface） 1.0」も2006年中にまとまる見込み．スキャン設計やBIST（built-in self-test）などを利用する際に，チップ上にテスト・パターンの圧縮・伸張回路を組み込む場合がある．このようなテスト専用回路を挿入したり，検証したり，テスト結果を解析するツールの間のインターフェース仕様を共通化するのがOCI 1.0のねらいである．OCI 1.0の策定には，米国Cadence Design Systems社や米国Intel社，米国NVIDIA社などが取り組んでいる．
このほかAccelleraは，2006年中に，論理エミュレータ，HDLシミュレータ，CモデルなどのインターフェースをとるITC（SCE-API：Standard Co-Emulation API）の改訂，Verilog HDLやSystemVerilogアサーションに加えて，PSL，VHDLにも対応するOVL（Open Verification Library）の仕様策定，SystemVerilogとVerilog-AMSを組み合わせたSystemVerilog-AMSの仕様策定などにも取り組む計画である．
●SystemC関連のライブラリの提供やツールの改版を各社が発表
SystemCが昨年末にIEEE標準になったことを受けて，これに関連するEDA製品やサービスも増えてきたようだ．
例えば米国CoWare社は，「SCML（SystemC Modeling Library）」というライブラリを提供することをアピールしている．これは，SystemCを利用してトランザクション・レベルでモデリングする際のガイドラインになるライブラリである．SystemCユーザが共通のガイドラインに沿ってトランザクション・レベルのモデルを作成することで，全体の生産性や再利用性が向上するという．
このライブラリは，頻繁に使われるプロトコルに対応したトランザクタやブリッジ，周辺回路のモデルからなる．現状では，DMA（direct memory access）コントローラやメモリ・コントローラ，メモリ，入力回路，出力回路，割り込みコントローラ，クロック信号やリセット信号の生成回路などのモデルが用意されているという．また，オンチップ・バスのOCP（TL2）やAHB Lite，APBに依存するトランザクタも用意する．さらに，今後は，トラフィック生成やさらに複雑なメモリのもでる，タイマやUARTなどの周辺回路のモデル，EthernetやUSB，PCIバスといった標準インターフェースのモデルなどを追加していく予定．
システム・レベル・シミュレータを出荷している米国Mirabilis Design社は，同社のシミュレータ製品「VisualSim」とSystemCシミュレータを統合した「VisualSim SystemC Modeler」を，2005年9月に発表している．本展示会では，このデモンストレーションを行った．VisualSimは，ブロック図によってシステム仕様を記述するグラフィカル入力機能を備えている．SystemCシミュレータを統合したことにより，ユーザはグラフィカル入力機能を利用してSystemCモデルを作成し，そのままシステム全体の性能評価などを行えるようになった．
今後，同社はシステム全体の消費電力を評価する機能（Power Manager）や，プロセッサ（マイクロプロセッサやマイクロコントローラ，DSP，特定用途向けプロセッサなど）のサイクル精度のシミュレーション・モデルを生成するツール（Processor Generation Toolkit）などを製品化することも明らかにした．
米国Calypto Design Systems社は，同社のフォーマル検証ツールに関するロードマップを発表した．等価性検証ツール「SLEC」の機能を強化する（写真2）．また，米国Forte Design Systems社のビヘイビア合成ツール「Cynthesizer」や米国Novas Software社のデバッガ「nESL」と統合する．
2006年3月に出荷するSLECのバージョン2.0では，RTL（register transfer level）記述どうしの等価性をチェックする「SLEC RTL」において，取り扱える回路の規模を約2倍に拡張するという．また，64ビットLinux対応版ツールの提供を開始する．同年6月に出荷を予定しているSLEC 2.1では，SystemCのビヘイビア記述とVerilog HDL/VHDLのRTL記述の間の等価性をチェックする「SLEC System」において，取り扱える回路規模を約3～5倍に拡張する予定．また，このバージョンから上述のCynthesizerやnESLとの統合が可能となる．ビヘイビア合成ツールについては，すでにMentor社の「Catapult C Synthesis」とSLEC Systemの統合が完了している．
[写真2] カリプト・デザイン・システムズのブース
順序回路を対象とするフォーマル検証ツールのベンダ．左はカリプト・デザイン・システムズ（日本法人）代表取締役社長の鈴木英機氏．
●HDLモデルをC++/SystemCモデルに変換するツールが続々
HDLモデルをC++/SystemCモデルに変換するツールについては，米国Tenison Design Automation社や米国Carbon Design Systems社など，いくつかの企業が市場でしのぎを削っている．HDLモデルをC++/SystemCモデルに変換する理由はいくつかある．例えば，RTLモデルをより抽象度の高いモデルに変換することで，シミュレーション速度が向上する．また，アルゴリズム設計用や検証用などのC++モデルが存在する場合，これらと組み合わせて環境を構築しやすくなる（インターフェース部の処理に配慮する必要がなくなる）．
Tenison Design Automation社は，RTLのVerilog HDLモデルからサイクル精度のC++モデルや，これと組み合わせて利用するSystemC用ラッパ・ソフトウェア，PLI用インターフェース・ソフトウェアなどを生成する「VTOC」を出荷している（写真3(a)）．同社は本展示会で，VTOCにVHDLモデルや，VHDL記述とVerilog HDL記述が混在したモデルを入力できるようにすることを明らかにした．
今回初めてEDS Fairに出展したCarbon Design Systems社も，RTLのVerilog HDLモデルやVHDLモデルから抽象度の高いモデルを生成する技術を持つスタートアップ企業である（写真3(b)）．同社は，この技術を英国ARM社が提供しているアーキテクチャ設計ツール「RealView SoC Designer」に組み込めるようにした「SOC-VSP」を製品化している．このツールを利用することで，RealView SoC Designerによるシステム性能評価のためのシミュレーションが高速になるという．また，Carbon社は標準的なバス・プロトコル（例えばAMBAなど）に対応したトランザクタなどのモデルをライブラリとして提供している．
(a) Tenison Design Automation社のブース
(b) カーボン・デザイン・システムズ・ジャパンのブース
[写真3] HDLモデルをC++/SystemCモデルに変換するツールのベンダ
HDLをC++/CystemCに変換する理由は，シミュレーション速度の向上や，モデリング/検証環境の構築のしやすさなどにある．
●ゲーテッド・クロック挿入とクロック・ツリー合成を一括処理
米国Azro社は，クロック信号を供給するクロック・ツリー配線を最適化して消費電力を抑える「PowerCentric」のデモンストレーションを行った（写真4）．
最近の論理合成ツールの中には，クロックの供給を制御するゲーテッド・クロック回路の自動挿入機能を備えているものがあり，低消費電力化が求められているときにこの機能がよく利用されている．ただし，こうした論理合成ツールはセル配置などを考慮しながらゲーテッド・クロック回路を挿入しているわけではないので，配置後のクロック・ツリー合成の段階で設計の手戻りが生じることがある．
PowerCentricは，ゲーテッド・クロック回路の挿入とクロック・ツリー合成を一括して行うツールである．セル配置の後の工程（従来のクロック・ツリー合成と同じ工程）で利用する．これによりクロック・ラインが短くなり，適切な箇所にゲーテッド・クロック回路を挿入できる．また，ゲーテッド・クロック回路挿入機能付きの論理合成ツールを使う従来手法と比べて，消費電力を10～20％程度削減できるという．ユーザは，入力データとして，配置情報やゲート・レベル・ネットリスト，タイミング制約，セル・ライブラリなどを用意する．
[写真4] Azuro社のブース
Azro社は，低消費電力化をねらったクロック設計ツールを開発している．本展示会では，「新興ベンダーパビリオン」にブースを構えていた．新興ベンダーパビリオンには，プレゼンテーション用のステージが用意されている．また，通訳サービスが常駐している．
●非同期オンチップ・バスや非同期回路を扱う設計環境が登場
英国Silistix社は，システムLSIなどに組み込む非同期オンチップ・ネットワーク（オンチップ・バス）を開発するための設計環境「CHAINworks」のデモンストレーションを行った（写真5）．非同期オンチップ・ネットワークとは，従来のクロック同期のバスではなく，ハンドシェークなどのプロトコルに基づく非同期転送によって回路ブロックどうしが通信しあうネットワークである．クロックレスなので，消費電力を抑えられる．また，クロック・スキューや同時スイッチングなどの問題も減る．CHAINworksでは，非同期オンチップ・ネットワークに同期式IPコアを接続する手法も提供するもよう．CHAINworksは，オンチップ・ネットワークのトポロジを検討するための「CHAINdesigner」，オンチップ・ネットワークとその制御回路を生成する「CHAINcompiler」，オンチップ・ネットワークを構成するマクロ・セルのライブラリ「CHAINlibrary」からなる．
[写真5] Silistix社のブース
Silistix社は，非同期オンチップ・ネットワークの設計環境を展示した．これにより，例えばGALS（globally-asynchronous locally-synchronous；大域的には非同期，局所的には同期）構成のシステムLSIを実現できる．
また，Mentor Graphics社は，非同期データ転送のタイミングを検証するためのツール「CDC FX engine」を製品化することを明らかにした．非同期データ転送の検証では，通常，シミュレーションの際に目視チェックを行う必要がある．本ツールは，検証対象となる回路にメタステーブルを引き起こす回路を自動挿入する．そして，セットアップ違反などを引き起こすパターンを生成し，ランダム・テストを行う．これにより，非同期部分のタイミング検証を自動化できるという．
●社内製EDAシステムの開発を支援する製品やサービスをアピール
本展示会では，社内でEDAツールを独自に開発したり，設計システムを構築したりする業務を支援する製品やサービスの展示がいくつかあった．
まず，EDAツール間の連携を促進する標準化・普及推進活動を行っている米国Silicon Integration Initiative社（Si2）は，OpenAccessの日本語サポート・プログラムが開始されることを発表した（写真6(a)）．OpenAccessとは，Si2の傘下にあるOpenAccess Coalitionという企業グループが開発・管理しているフリーのLSI向けデータ管理技術（データベース）である．論理設計やレイアウト設計に利用される設計データを一元管理するために利用され，特定のEDAベンダやツールには依存していない．国内ではルネサス テクノロジが社内のEDAシステムの構築に利用している．
日本語サポート・プログラムについては，まず，2006年7月から日本語によるOpenAccessの技術トレーニングを開始する．同時期に日本語チュートリアル・マニュアルの販売も開始する予定．さらに，2006年9月には，日本語の問い合わせ窓口を常設する．OpenAccess関連のカスタム・ツールの開発も行う．こうしたサポートは，ケイレックス・テクノロジーが担当する．
また，アストロンは，カスタムEDAツールの開発サービスを行っていることをアピールした（写真6(b)）．同社は自社ブランドのレイアウト・ビューワなどを製品化しているEDA開発会社である．カスタムEDAツール開発については，回路図エディタや論理シミュレータ，回路シミュレータ，レイアウト・エディタ，自動配置配線ツール，マスク・データ変換ツール，ツール間をつなぐインターフェース・ソフトウェアなどの開発実績があるという．
米国Verific Design Automation社は，RTL設計に利用するEDAツールに組み込んで利用するHDLパーサ（字句・構文解析ソフトウェア）やネットリスト生成ツール（エラボレータ）のデモンストレーションを行った．HDLパーサは，Verilog HDL，VHDL，SystemVerilogに対応する．ロイヤリティは不要で，C++ソース・コードとしてユーザに提供する．例えば国内では，NECや富士通，ルネサス テクノロジなどが社内製ツールに組み込んで使用しているという．
(a) Silicon Integration Initiative社（Si2）のブース
(b) アストロンのブース
[写真6] 社内製EDAシステムの開発に利用できる製品やサービス
投資負担が大きいため，大手半導体メーカなどでは，社内製EDAシステムの開発を継続することが難しくなってきている．そこで，こうした製品やサービスを利用して開発の負荷を軽減したり，EDAシステムの運用・保守を外部の企業に委託するケースが出てきている．
