Aldec，HDLシミュレータにUVMベース検証環境のクラス階層の可視化機能を追加

　米国Aldec社は，HDLシミュレータの最新版「Reviera-PRO 2013.06」を発売した．本バージョンから，UVM（Universal Verification Methodology）ベース検証環境のクラス階層を可視化する機能を追加した．

　UVMとは，EDAの標準化団体の米国Accellera（Accellera Systems Initiative）により策定された機能検証のメソドロジ（方法論）である．UVMの構造はSystemVerilogクラスの階層で定義されるので，検証プラットフォーム側でオブジェクト指向の環境を正しく分析する必要がある．また，RTL設計者や検証エンジニアに普及している標準のソース・コードや波形表示ツールも，引き続き利用できるようにする必要がある．本HDLシミュレータは，SystemVerilogクラスを階層ツリーの形式で表示し，HDLエディタなどの他のデバッグ・ツールとも連携して簡単にクロス・プロービングやナビゲーションを行える．クラスの継承やメソッド，プロパティなどの重要な属性も表示できる．

　本バージョンでは，シミュレーション実行時間も高速になった．コード・カバレッジを有効にした状態で，前バージョンと比較して2～3倍高速になっているという．また，高性能のSystemVerilogランダム制約ソルバと新型のUVM対応デバッグ・ツールを搭載し，シミュレーション容量も改善している．

写真1　Reviera-PRO 2013.06のクラス・ウィンドウ