Bluespec，SystemVerilogライクな記述からRTLのVerilog HDL記述を生成できるビヘイビア合成環境の国内販売を開始

　米国Bluespec社は，SystemVerilogライクな記述からRTLのVerilog HDL記述を生成できるビヘイビア合成環境「Bluespec SystemVerilog」の国内販売を開始した．本環境は，ビヘイビア合成を行う「Bluespec Compiler（BSC）」と，トランザクション・レベル・シミュレータ「Bluespec Simulator（Bluesim）」で構成される．本環境を利用することでLSIの設計や検証を効率化でき，開発期間を従来の半分以下に短縮できるという．

　入力となるビヘイビア記述は，SystemVerilogに似た独自言語で作成する（この言語も「Bluespec SystemVerilog」と呼ばれている）．このビヘイビア記述は，アトミック・トランザクションと呼ばれるこれ以上不可分なトランザクションに基づいてモデリングされる．トリガとなる条件と対応する処理をルールに従って記述することで，アルゴリズム（演算処理部）や制御部を設計できる．従来のビヘイビア合成ツールは，演算処理部の設計は比較的得意だったが，制御部の設計に難がある場合が多かったという．

　Bluespec SystemVerilogは，RTLのテストベンチの生成にも利用できる．またBluespec Simulatorは，同社の独自言語とVerilog HDLが混在した回路の検証に対応している．

　OSは，32ビットまたは64ビットのRed Hat Enterprise Linuxに対応する．国内販売代理店はサイバネットシステム．