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Synopsys,SystemVerilogに対応した検証用IPやフォーマル検証ツールを提供開始
ニュース 2006年3月21日
米国Synopsys社は,同社の検証用IP(intellectual property)である「VCS Verification Library」のSystemVerilog対応版の提供を開始した.AMBA3.0 AXI(Advanced eXtensible Interface),AMBA2.0 AHB(Advanced High-performance Bus)/APB(Advanced Peripheral Bus),Serial ATA,PCI Express,USB On-the-Go,USB1.1/2.0,PCI/PCI-X,Ethernet,Serial I/O,I2Cといったインターフェース規格,および各種メモリ・モデルのSystemVerilogテストベンチを用意する.既存のDesignWare検証用IPのユーザは無償で入手可能.
本テストベンチには,トランザクタ,モニタ,シナリオ・ジェネレータなどが含まれる.これらのテストベンチの構成要素は,英国ARM社とSynopsys社が共同で作成した「Verification Methodology Manual for SystemVerilog」に準拠している.
また,今回,同社のプロパティ検証ツール「Magellan」にRTL(register transfer level)のSystemVerilog記述を入力できるようにした.さらに,等価性検証ツール「Formality」に,SystemVerilogパーサ(字句・構文解析ソフトウェア)を組み込んだ.従来は前処理として,言語変換ソフトウェアを使用して入力となるSystemVerilog記述を変換し,等価性検証ツールに渡していた.これにより,RTL設計・検証に利用される同社のすべてのツールがSystemVerilog対応になったという.
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