Synopsys，テストベンチやアサーションなどの検証記述をネイティブ・コンパイルするSystemVerilog対応テストベンチ開発ツールを発売

　米国Synopsys社は，SystemVerilogの検証構文とOpenVeraに対応したテストベンチ開発ツール「Discovery Pioneer-NTB」を発売した．テストベンチやアサーションなどの検証記述の処理に，稼働するCPUの命令セットに合わせて最適なオブジェクト・コードを生成するネイティブ・コンパイル技術を採用している．従来のテストベンチ開発ツール（同社の「Vera」や米国Cadence Design Systems社の「Specman Elite」など）は，入力されたファイルの記述を逐次処理するインタプリタ方式を採用していることが多く，こうした処理が機能検証の速度を低下させるケースがあった．ネイティブ・コンパイル技術を採用したことにより，検証速度は従来の2倍程度に向上するという．

　本ツールは，アサーション・ベース検証や制約付きランダム・テスト・パターン生成，機能カバレッジ解析などの検証手法に対応している．検証記述として，SystemVerilogモデルとOpenVeraモデルが混在したモデルも扱える．また，VHDLモデルやVerilog HDLモデル，両者の混在モデルを取り扱うサード・パーティ製HDLシミュレータと組み合わせて利用できる．対応するHDLシミュレータは米国Cadence Design Systems社の「NC-Sim」と米国Mentor Graphics社の「ModelSim」．

　今月（2005年9月），Synopsys社と英国ARM社が機能検証手法をまとめた書籍「Verification Methodology Manual（VMM）for SystemVerilog」が米国Springer Science + Business Media社から刊行された．本ツールには，この書籍で解説されている検証用ライブラリが含まれている．

　現在，特定顧客に限定して出荷している．一般ユーザへの出荷は2005年12月から．

[図1] Discovery Pioneer-NTBの画面例