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Cadence,アサーション記述によってチェックされなかった回路の割合を提示するプロパティ検証ツールを発売

 米国Cadence Design Systems社は,入力したアサーション記述によってチェックされなかった回路の割合をユーザに提示するプロパティ検証ツール(プロパティ・チェッキング・ツール)「Incisive Formal Verifier」を発売する.本ツールは,検証対象となる回路に対して,入力したそれぞれのアサーション記述がどの部分のシーケンシャル論理をチェックしているかを解析する.これらの情報を組み合わせて,チェックされなかったコンポーネントの割合を計算する.今回の機能は,目的とする検証に対して,ユーザが入力したアサーション記述の量や質が十分かどうかを判断する材料になるという.

 プロパティ検証ツールは形式的検証(フォーマル・ベリフィケーション)ツールの一種で,設計データが設計仕様(プロパティ)と合致しているかどうかをチェックするためのツールである.シミュレーションを補完する検証手法として,近年,ブロック・レベルの機能検証などに利用されている.

 検証対象となる回路の記述言語は,Verilog HDL,VHDL,SystemVerilog(バージョン3.1a).また,これらの記述を組み合わせた設計データも検証できる.対応するアサーション記述言語はPSL(Property Specification Language)とSVA(SystemVerilog Assertions).OVL(Open Verification Library)や同社のアサーション・ライブラリであるIAL(Incisive Assertion Library)といっしょに利用することもできる.

 本ツールは,同社のHDLシミュレータ(Incisive Unified Simulator)や論理エミュレータ/ハードウェア・アクセラレータ(Incisive Palladium)と組み合わせて利用できる.同社では,ブロック・レベルの検証はプロパティ検証ツールで,ブロック間のインターフェースの検証はプロパティ検証ツールとHDLシミュレータで,チップ全体の検証はHDLシミュレータと論理エミュレータ/ハードウェア・アクセラレータで行うことを推奨している.例えば,ブロック・レベルの検証で利用したアサーション記述をブロック間のインターフェースの検証に流用できるという.

 同社は,2003年7月に形式的検証ツールのベンダである米国Verplex Systems社を買収している.今回のツールには,Cadence社が自社開発したプロパティ検証のアルゴリズムに加えて,Verplex社が開発したアルゴリズムも組み込まれているという.


[図1] Incisive Formal Verifierの画面例

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日本ケイデンス・デザイン・システムズ社
TEL: 045-475-2311
URL: http://www.cadence.co.jp/

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