米国Synopsys社は，LSIに挿入するスキャン・パスの並列度や長さを制御してテスト時間を短縮するテスg合成ツール「DFT Compiler MAX」を発売した．スキャン・パスの並列度を上げてスキャン・チェーン1本当たりの長さを短縮したり，並列化したスキャン・パスに合わせてテスト・パターンを分割する際に冗長なパターンを取り除くことにより，テスト時間を従来の1/10〜1/50に短縮できるという．同社では，今回の技術を「Adaptive Scan」と呼んでいる．テスト・パターンの生成には，同社のATPG（automatic test pattern generation）ツール「TetraMAX」を利用する．
並列化されたスキャン・チェーンにテスト・パターンを振り分けたり，各スキャン・チェーンの信号を集約して外部に取り出すために，専用のスイッチ回路（一種のマルチプレクサ/デマルチプレクサ）を挿入している．このスイッチ回路はレジスタなどを含まないシンプルな組み合わせ回路で，面積のオーバヘッドはチップ全体の0.1〜0.5％程度で済むという．
最近では，ATPGとロジックBIST（built-in self-test）の技術を併用して，テスト・パターンの量を減らす手法が採用されている．この方法では，チップに複雑なBIST回路（一種のデータ圧縮/伸張回路）を組み込む必要がある．そのため，面積のオーバヘッドが大きかったり，ロジックBIST特有の設計制約（不定値の伝搬禁止など）が発生するといった問題がある．一方，今回の手法ではこうした問題が生じないという．ユーザがスキャン・チェーンの並列度を設定すると，それに合わせたスキャン回路がユーザの回路に自動挿入される．
2005年3月から，特定顧客に限定して出荷する．2005年9月には，一般の顧客への提供を開始する予定．
[図1] Adaptive Scanの概念
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