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Synopsys,Design CompilerをベースとするASICプロトタイピング専用の論理合成ツールを発売
ニュース 2004年3月16日
米国Synopsys社は,FPGAによるASICプロトタイピングに用途を絞った論理合成ツール「Design Compiler FPGA(DC FPGA)」を発売した.同社の論理合成ツールであるDesign Compilerをベースとしており,同ツール向けの制約条件ファイルや合成スクリプトなどをそのまま利用できる.また,同社の等価性検証ツールである「Formality」などとのインターフェースも共通になっている.対応するFPGAは,米国Altera社のStratix II,Stratix,Stratix GX,Cyclone,米国Xilinx社のVirtex-II Pro,Virtex-II,Virtex-E,Spartan-3.
与えられたRTL記述の回路トポロジやフリップフロップのタイプ,フリップフロップのファンイン/ファンアウト数,使用されているメモリのタイプなどを解析して,多数の論理合成アルゴリズムの中からタイミング最適化の効果が比較的高いものを選び出し,優先的に適用する機能(Adaptive Optimization)を備えている.これにより,既存のFPGA向け論理合成ツールと比べて,合成結果の性能が約15%改善し,また,処理時間も短縮したという.
さらに,人手による回路分割を支援する機能を備えている.この機能はRTL記述を複数のFPGAにマッピングする際に利用される.ユーザは,回路規模を評価するために1度論理合成を行う.次に,合成後のゲート・レベル・データを参照しながら,分割箇所を指示する.このとき,一つのブロック(階層)を複数に分割することもできる.回路分割の情報は,分割スクリプトとして本ツールに与えられる.もう1度論理合成を実施すると,今度は分割スクリプトを反映した複数のゲート・レベル・データが自動生成される.このほか,各種のゲーテッド・クロック回路をFPGAのクロック・イネーブル付きフリップフロップに置き換える機能も備えている.
Solaris,HP-UX,Red Hat LinuxなどのOSの上で稼働する.
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