Altera，CPLDに近い使い勝手を実現したフラッシュ・メモリ内蔵FPGAを発売

　米国Altera社は，CPLDに近い使い勝手を実現したFPGA「MAX IIファミリ」を発売する．フラッシュ・メモリを内蔵しており，コンフィグレーション・データを格納・保持できる．パワー・オン時間は，コンフィグレーション・データをプログラム素子（SRAMスイッチ）に転送する時間も含めて200μs～300μs．待機時電流は2mA～12mA．コストや消費電力に対する要求の厳しいCPLD市場を主なターゲットとしている．

　従来のCPLDは，「積項（product term）」と呼ばれるデバイス構造を採用している．この方式には，マクロ・セル（論理ブロック）数が増えるにしたがって，必要な配線リソースの量（スイッチ数，配線領域の面積など）が急増するという問題がある．このため，コストを抑えながらCPLDの回路規模を増やすことが難しかった．MAX IIは，積項方式のデバイス構造を採用せず，FPGAと同じルックアップ・テーブル（LUT：look-up table）方式を採用している．具体的には，同社のFPGAファミリ「Cyclone」のLE（Logic Element）をベースに，I/O接続用の配線リソースを追加するなどの改良を施した論理セルを内蔵している．

　基本のデバイス構造がFPGAと同じであるため，従来のCPLDと異なり，MAX IIには配線経路によって入出力伝播遅延時間（Tpd）がばらつくという問題がある．しかし，0,18μmルールのプロセスを採用したり，配線構造をくふうするなどして，従来のCPLDよりTpd性能を大幅に向上させたため，Tpdのばらつきは問題にはならないと同社では考えている．

　LE数が240～2,210の4品種を用意する．いずれも，コンフィグレーション用とは別に，ユーザが自由に利用できる8,192ビットのフラッシュ・メモリを内蔵している．電源電圧は1.8V，2.5V，3.3V．これらの電圧に対応したレギュレータ回路，およびJTAG回路を備えている．また，FPGAの動作中に，並行してコンフィグレーション用フラッシュ・メモリの内容を書き換えることができる．

　開発にはQuartus II ver.4.0を利用する．このバージョンから，新たにMAX+plus IIモードと呼ばれる操作画面を用意した．同モードを利用すると，MAX+plus IIと同じGUIやデータ構造を利用して，FPGAやCPLDの開発を進められる．

　1,270個のLEを内蔵する品種（EPM1270）のサンプル出荷は，2004年第3四半期から．2005年の初めには，すべての品種のサンプル・チップを出荷するという．

※補足

　本記事掲載後，Altera社の日本支社である日本アルテラより「MAX IIファミリ」はFPGA製品ではなくCPLD製品であるという申し入れがありました．同社はCPLDの製品カテゴリで，本製品を販売していきます．

[写真1] MAX II（EPM1270）の外観

[表1] MAX IIファミリの概要