ARMとSynopsys，SystemVerilogによる検証手法のガイドラインと解説書を共同作成

　英国ARM社と米国Synopsys社は，SystemVerilogによる検証手法のガイドライン（リファレンス・メソドロジ）を共同開発する．また，この手法に基づいた解説書「SystemVerilog Verification Methodology Manual」を共同で執筆し，2004年6月に米国カリフォルニア州San Diegoで開催される「41st Design Automation Conference」にて発表する予定．

　SystemVerilogは，Verilog 2001（IEEE 1364-2001）に続く次期Verilog HDLの言語仕様である．記述量を減らしたり，記述ミスを減らすための構文や，通信方式の再利用に有効なインターフェースの構文，アサーションやランダム・テスト生成などに使われる検証用の構文などが新たに追加されている．

　今回，共同開発される検証手法は，ARM社のCPUコアやAMBAバス，Synopsys社のEDAツールには依存していない．ほかのIPベンダやEDAベンダなども自由に利用できるという．従来，Synopsys社は，同社の検証言語である「OpenVera」について，同様のガイドラインを提供していた．こちらのガイドラインは，テストベンチ作成に関する内容が中心だった．一方，SystemVerilogのガイドラインでは，形式的検証（formal verification）やランダム・テスト生成などについても定義されている．

　Synopsys社は，同社のHDLシミュレータ「VCS」について，SystemVerilog 3.1の検証機能をフルサポートしたバージョンを2004年6月までに出荷する予定．また，テストベンチやアサーションのテンプレート（検証用部品）「Verification Building Blocks」のSystemVerilog対応版も合わせて提供する．さらに，2004年後半には，DesignWareの一部として，SystemVerilogの検証用IPモジュールを出荷するという．