Summit Design，HDLシミュレータを組み込んだASIC/システムLSI設計用グラフィカル入力ツールの国内出荷を開始

　米国Summit Design社は，同社のグラフィカル入力ツール「Visual Elite」に米国Aldec社のVHDL/Verilog HDLシミュレータ「Riviera」を組み込んだASIC/システムLSI設計環境「Riviera-Elite」の国内での出荷を開始した．グラフィカル表現によって設計仕様を入力した後，そのままシミュレーションを実行できる．

　設計仕様は，ブロック図，状態遷移図，フローチャート，真理値表，HDL記述などによって入力する．テストベンチ作成用の波形エディタ，およびHDL記述の文法や構造をチェックする機能を備えている．米国Cadence Design Systems社の「BuildGates」，米国Mentor Graphics社の「Leonardo」，米国Synopsys社の「Design Compiler」，「Behavior Compiler」，「FPGA Compiler II」，米国Synplicity社の「Synplify」，「Synplify-Pro」といった合成ツールとのインターフェースを用意している．

　内蔵するHDLシミュレータは，VHDL記述とVerilog HDL記述の混在シミュレーションに対応している．ユーザが波形上の問題のある箇所を指定すると，グラフィカル表現の中の対応する箇所を示す機能（Cause&Effect）を備えている．

　Windows NT4.0(SP3以降)/2000/XP，Solaris 7以降，RedHat 7.2が動作するパソコンやワークステーションの上で稼働する．C/C++/SystemCに対応した同社のシステム・レベル設計環境「System Design」と組み合わせて利用することもできる．

[写真1] Riviera-Eliteの画面例