LSI Logic，あらかじめトランシーバ回路や物理層回路，CPUコアなどのハード・マクロを埋め込んだ短納期ASICを開発

　米国LSI Logic社は，ASICの設計・製造にかかる期間を従来の約1/3に短縮する手法「RapidChip」を発表した．トランシーバ回路や物理層回路，CPUコアなどのハード・マクロをあらかじめチップ上に埋め込んでおくことで，開発期間を短縮する．

　同社は，アプリケーションごとに異なるマスタ・スライスを用意する．例えば，ネットワーク用LSIのマスタ・スライス，ストレージ用LSIのマスタ・スライス，民生機器用LSIのマスタ・スライスなどを用意する予定．それぞれ，あらかじめ埋め込んでおくハード・マクロの種類やメモリ容量などが異なる．

　ネットワーク用LSIのマスタ・スライスの場合，1Gbps～4.25Gbpsのトランシーバ回路（GigaBlaze），2.4Gbps～3.2Gbpsの汎用物理層回路（Ultra HyperPhy），DDRメモリ・コントローラ回路，クロック回路（PLLなど），I/O回路などのハード・マクロが配置されるという．また，ストレージ用LSIや民生機器用LSIのマスタ・スライスには，CPUコア（ARM926，MIPS5Kf）やDSPコア（ZSP）が配置される予定．

　ユーザはまず，これらのマスタ・スライスの中から自分のアプリケーションに合ったものを選択する．その後，同社のソフト・マクロのIPコア（CoreWare）の中から必要なものを選択し，それらとユーザ論理の論理合成と配置配線を行う．

　本手法を適用したセル・ベースICは，0.11μmルールや0.18μmルールのCMOSプロセス技術を使って製造される．搭載可能なユーザ論理の規模は最大800万ゲート．2003年初めまでに，数種類のマスタ・スライスを提供できるようにするという．