Synopsys，セットアップ時の操作性をHDLシミュレータに合わせた等価性検証ツールを発売

　米国Synopsys社は，等価性検証ツール「Formality」をバージョン・アップし，セットアップ時の操作性を同社のVerilog HDLシミュレータである「VCS」に合わせるなどの改善を行った．例えば，今回のバージョン（Formality 2002）では，ファイルを読み込む際の設定方法やスクリプトの記述方法などをシミュレータと同じにした．また，これまであいまいなところがあったRTL（register transfer level）記述の解釈も，シミュレータに合わせた．

　等価性検証ツールは，大規模なディジタルLSIを開発する際の機能検証に利用するEDAツールである．二つの設計データの論理的等価性を判定する．例えば，RTL記述とゲート・レベル記述，あるいはスキャン回路（テスト回路）挿入前のゲート・レベル記述とスキャン回路挿入後のゲート・レベル記述を比較する．

　今回のバージョンでは，デバッグ機能も強化した．二つの設計データが論理的に一致していないと判定したとき，どのクロック信号，あるいはどの論理ゲートより前段の制御信号（ロジック・コーン）にその原因があるかといった情報を表示する．これにより，問題のある箇所を絞り込みやすくなったという．従来は，不一致になる入力信号パターンの例を出力するだけだった．そのため，ユーザ自身が回路図の信号をトレースする必要があった．

　このほか，ゲート・レベルの回路図とRTLソース・コードのクロス・プロービング機能も備えている．また，以前のバージョンと比べて，処理速度は約2.5倍に，処理できる回路規模は約2倍に向上したという．2002年3月末より出荷を開始する．

[図1] Formality 2002の画面例