Accellera，6月の公開を目指して，形式的検証向け言語とシステム・レベル対応Verilog言語の仕様を策定中

　米国Accelleraは，今年（2002年）6月の公開を目指して，フォーマル・ベリフィケーション（形式的検証）向けのプロパティ記述言語の仕様と，システム・レベル設計に対応したVerilog HDL言語の次世代仕様を策定中である．Accelleraは，LSIの言語設計に関する標準化活動や普及推進活動を行っている業界団体である．2000年にVerilog HDLに関する普及推進団体だった旧OVI（Open Verilog International）とVHDLに関する普及推進団体の旧VI（VHDL International）が合併して誕生した．

　プロパティ記述言語の仕様については，AccelleraのFormal Verification Technical Committeeが策定を進めている．プロパティとは，検証対象となる回路やシステムが従わなければならない仕様や制約条件のことである．時間の概念を含む論理（テンポラル・ロジック）を利用して記述されることが多い．Accelleraが策定中の言語は，Verilog HDLやVHDLの環境で利用されることを想定して開発しているという．また，フォーマル・ベリフィケーション・ツールの出力フォーマットなども定義していく．現在，四つのプロパティ言語が標準化の候補としてレビューの対象となっている．すなわち，米国Verisity Design社の「Temporal e」，米国IBM社の「Sugar」，米国Motorola社の「CBV」，米国Intel社の「ForSpec」である．

　一方，システム・レベル記述に対応したVerilog HDL言語の次世代仕様は，HDL+ Technical Committeeが策定を進めている．この言語は，「System Verilog」または「Verilog++」と呼ばれている．Verilog 2001の言語仕様をベースに，主にアーキテクチャ・レベルやビヘイビア・レベルの設計に必要な記述を追加した．また，アサーションと呼ばれる制約条件の記述（前述のプロパティに近い）も言語仕様に含めていくという．米国Co-Design Automation社が同団体に寄贈した「Superlog ESS（Extended Synthesizable Subset）」，米国Verplex社が寄贈した「OVL（Open Verification Library）」などをベースに開発中である．ドラフト仕様は2001年11月に完成している．同団体によると，将来的には，VHDLのシステム・レベル拡張版である「VHDL++」の開発も検討しているという．

[写真1] EDS Fair 2002に合わせて来日したAccellera，ChairmanのDennis B. Brophy氏