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TransEDA，HDLコード・カバレッジ・ツールにステート・マシン中のパスなどの網羅率を算出する機能を追加
ニュース 2002年1月25日
米国TransEDA社は，同社のHDLコード・カバレッジ・ツール「Verification Navigator」をバージョン・アップした．今回の2002.1バージョンでは，複数の状態と状態遷移の列からなる任意のパスやループの網羅率を算出できる．従来のステート・マシン・カバレッジと呼ばれる機能では，状態の網羅率や状態遷移（アーク）の網羅率しか算出できなかった．
コード・カバレッジ・ツールとは，HDLコードの中のどの部分がHDLシミュレータによって実行されたかをモニタし，機能検証がどの程度行われたかを定量的に評価したり，検証が行われていない箇所を洗い出すためのツールである．一般に，HDLシミュレータと組み合わせて利用する．
このほか，バージョン2002.1では，Verilog HDLのモジュールとVHDLのモジュールを含む設計データを読み込むことができるようになった．また，Verilog 2001の言語仕様にも対応した．さらに，米国Mentor Graphics社のHDLシミュレータ「ModelSim」の64ビットOS対応版と組み合わせて利用できるようになった．
[写真1] EDS Fair 2002におけるVerification Navigator 2002.1のデモンストレーション
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