組み込みﾆｭｰｽ2010.3.30

Design Compilerが改版,ﾌﾛｱﾌﾟﾗﾝ機能を取り込んでﾀｲﾐﾝｸﾞ収束の問題を緩和

　米国Synopsys社は,ﾚｲｱｳﾄ設計との連携を強化した論理合成ﾂｰﾙ｢Design Compiler 2010｣を発売した．ﾌﾛｱﾌﾟﾗﾝ(概略配置)機能を取り込むことにより,実際にﾚｲｱｳﾄした場合と比較して,ﾀｲﾐﾝｸﾞや面積の見積もり誤差を±5%程度に抑えた．

　従来は,論理合成を行うRTL(Register Transfer Level)設計者とﾌﾛｱﾌﾟﾗﾝやﾚｲｱｳﾄを行うﾚｲｱｳﾄ設計者の間で,ﾃﾞｰﾀの受け渡しや作業の手戻りが何度も発生していたという(いわゆるﾀｲﾐﾝｸﾞ収束の問題)．本論理合成ﾂｰﾙにはﾌﾛｱﾌﾟﾗﾝ･ﾂｰﾙ(IC Compiler-DP)が組み込まれている．論理合成の途中でﾌﾛｱﾌﾟﾗﾝに手を加え,ﾀｲﾐﾝｸﾞを改善したり,ﾈｯﾄの混雑を解消できる．また,ﾌﾛｱﾌﾟﾗﾝ情報はそのまま同社のﾚｲｱｳﾄ設計ﾂｰﾙに転送して,ﾚｲｱｳﾄの初期配置として使用できる．RTL設計者がﾌﾛｱﾌﾟﾗﾝの決定に関与すれば,ﾀｲﾐﾝｸﾞや面積の見積もり精度が向上し,結果として,論理合成とﾚｲｱｳﾄに要する全体の期間を短縮できる．

　さらに,ﾏﾙﾁｺｱ･ﾌﾟﾛｾｯｻを搭載するｺﾝﾋﾟｭｰﾀやｻｰﾊﾞを利用して並列処理を行う機能も備える．例えば四つのCPUｺｱを搭載するﾌﾟﾛｾｯｻを利用する場合,回路を4分割して並列に論理合成を行う．論理合成に要する時間はｼﾝｸﾞﾙ･ﾌﾟﾛｾｯｻを使った場合の約1/2になるという．

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