組み込みﾆｭｰｽ2009.5.12

Synopsys,45nm以降の設計ﾙｰﾙの増加や複雑化に対応できる高速なﾚｲｱｳﾄ検証ﾂｰﾙを発売

　米国Synopsys社は,45nm以降の設計ﾙｰﾙの増加や複雑化に対応できる高速なﾚｲｱｳﾄ検証ﾂｰﾙ｢IC Validator｣を発売した．ﾚｲｱｳﾄ設計後の最終的な検証(ｻｲﾝｵﾌ検証)に利用できる．また,同社のﾚｲｱｳﾄ設計ﾂｰﾙである｢IC Compiler｣に組み込むことで,ﾚｲｱｳﾄ設計の過程で逐次実施する検証にも利利用できる．

　ﾚｲｱｳﾄ検証ﾂｰﾙは,ﾚｲｱｳﾄ･ﾊﾟﾀｰﾝの幾何的な形状(例えばｾﾙ間の距離や配線幅など)が製造上求められる制約に合致しているかどうかをﾁｪｯｸするDRC(Design Rule Check)や,ﾚｲｱｳﾄ･ﾃﾞｰﾀと回路図の接続の間に不整合がないかどうかをﾁｪｯｸするLVS(Layout vs Schematic)などから構成される．ﾌﾟﾛｾｽの微細化に伴って,DRCのﾙｰﾙ数は増加している．例えば32nmのﾌﾟﾛｾｽでは1200以上のﾙｰﾙをﾁｪｯｸしているという．また,ﾙｰﾙそのものが複雑になっている．32nmﾌﾟﾛｾｽになると,ﾒﾀﾙ密度やﾎﾟﾘｼﾘｺﾝの平たん性にかかわるﾙｰﾙが新たに加わった．

　本ﾚｲｱｳﾄ検証ﾂｰﾙは,こうした設計ﾙｰﾙの増加に対応するため,ﾏﾙﾁｺｱやﾏﾙﾁｽﾚｯﾄﾞといった並列処理を利用して処理速度を向上する．ﾀｽｸ分割は自動で行われ,複数CPUによる負荷分散が実施される．分割方法には,ｺﾏﾝﾄﾞ記述(ﾗﾝｾｯﾄ)を分割して各CPUに割り当てる方式と,ﾁｯﾌﾟのﾚｲｱｳﾄを分割してそれぞれのｻﾌﾞﾚｲｱｳﾄを各CPUに割り当てる方式がある．例えば8CPUを搭載するｺﾝﾋﾟｭｰﾀを使用すると,処理速度は1CPUの場合の約7倍に向上したという．

　設計ﾙｰﾙはPXL(Physical Verification Specific Language)と呼ぶ言語を使って記述する．ﾏｸﾛ表現などを利用することで,設計ﾙｰﾙをｺﾝﾊﾟｸﾄに,再利用しやすい表現で記述できるという．

　米国NVIDIA社や台湾TSMC(Taiwan Semiconductor Manufacturing Company)などが,本ﾚｲｱｳﾄ検証ﾂｰﾙを利用している．

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